JP2594690B2 - セット・リセット回路 - Google Patents
セット・リセット回路Info
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- JP2594690B2 JP2594690B2 JP22772190A JP22772190A JP2594690B2 JP 2594690 B2 JP2594690 B2 JP 2594690B2 JP 22772190 A JP22772190 A JP 22772190A JP 22772190 A JP22772190 A JP 22772190A JP 2594690 B2 JP2594690 B2 JP 2594690B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、セット・リセット回路に関し、特にデータ
線上での保持回路を有するセット・リセット回路に関す
る。
線上での保持回路を有するセット・リセット回路に関す
る。
先ず、セット・リセット回路に関して説明する為に、
通常の記憶回路（以下レジスタ回路という）を第６図
に、そしてそのレジスタ回路を構成する個々のフリップ
フロップ（以下FFという）を第７図に示す。
通常の記憶回路（以下レジスタ回路という）を第６図
に、そしてそのレジスタ回路を構成する個々のフリップ
フロップ（以下FFという）を第７図に示す。
第６図に示す様に、一般的なレジスタ回路の構成とし
ては、バス線11にデータ線21を介して、各々１〜ｎビッ
トまでのレジスタのFFのうち第１番目のFF（FF11〜FF1m
まで）のデータ入力端子D11〜D1mが接続される。同様
に、バス線12にもデータ線22を介して１〜ｎビットまで
のレジスタを構成する第２番目のFF（FF21〜FF2mまで）
のデータ入力端子D21〜D2mが接続され、バス線13〜1nも
同様の構成となる。
ては、バス線11にデータ線21を介して、各々１〜ｎビッ
トまでのレジスタのFFのうち第１番目のFF（FF11〜FF1m
まで）のデータ入力端子D11〜D1mが接続される。同様
に、バス線12にもデータ線22を介して１〜ｎビットまで
のレジスタを構成する第２番目のFF（FF21〜FF2mまで）
のデータ入力端子D21〜D2mが接続され、バス線13〜1nも
同様の構成となる。
次に、第７図に示す様にレジスタ回路を構成する個々
とのFF回路としては、データ線を入力とするトランスフ
ァゲート回路41,このトランスファゲート回路41の出力
を入力とするインバータ回路31,このインバータ回路31
の出力を入力とするトランスファゲート回路42,このト
ランスファゲート回路42の出力を入力とするインバータ
回路33,さらにインバータ回路31の出力とトランスファ
ゲート回路42の入力を入力とすると共に、トランスファ
ゲート回路41の出力とインバータ回路31の入力を出力に
接続するインバータ回路32とを備え、又トランスファゲ
ート回路41の入力にはこのFFの外からデータ信号が供給
されるように、またインバータ回路33の出力にはFFの外
へデータ信号を供給するようにデータ線がそれぞれ接続
される。
とのFF回路としては、データ線を入力とするトランスフ
ァゲート回路41,このトランスファゲート回路41の出力
を入力とするインバータ回路31,このインバータ回路31
の出力を入力とするトランスファゲート回路42,このト
ランスファゲート回路42の出力を入力とするインバータ
回路33,さらにインバータ回路31の出力とトランスファ
ゲート回路42の入力を入力とすると共に、トランスファ
ゲート回路41の出力とインバータ回路31の入力を出力に
接続するインバータ回路32とを備え、又トランスファゲ
ート回路41の入力にはこのFFの外からデータ信号が供給
されるように、またインバータ回路33の出力にはFFの外
へデータ信号を供給するようにデータ線がそれぞれ接続
される。
ここで、特定のFFにあるデータを設定する場合、第８
図のタイミング図に示す様に、〈命令アドレス→命令デ
コード→（１サイクル待ち）→データアドレス→データ
デコード→実行〉→〈次の命令アドレス→…〉という、
一般に６サイクルを必要とすることになる。
図のタイミング図に示す様に、〈命令アドレス→命令デ
コード→（１サイクル待ち）→データアドレス→データ
デコード→実行〉→〈次の命令アドレス→…〉という、
一般に６サイクルを必要とすることになる。
次に、データ線上でのデータの保持回路の一例を第９
図に示す。この保持回路の構成はデータ線21を入力とす
るインバータ回路31と、そのインバータ回路31の出力を
入力とするインバータ回路32とを有し、インバータ回路
32の出力には、インバータ回路31の入力となっているデ
ータ線21が再び接続され、このデータ線には幾つかのデ
ータ入力，出力端子等が接続されている。
図に示す。この保持回路の構成はデータ線21を入力とす
るインバータ回路31と、そのインバータ回路31の出力を
入力とするインバータ回路32とを有し、インバータ回路
32の出力には、インバータ回路31の入力となっているデ
ータ線21が再び接続され、このデータ線には幾つかのデ
ータ入力，出力端子等が接続されている。
上述した従来の回路では、１〜ｎビットまでの第１番
目のFF（FF11〜FF1mまで）全てにデータをセットするた
めには６×ｍサイクルを必要とし、さらに各データ線の
各ビット全てのFF（FF11〜FFnmまで）にデータをセット
するには６×ｍ×ｎサイクルという長い時間が必要にな
っている。このセット・リセットとも全てのFFに“H"を
入力、“L"を入力するという動作であるから同様の長い
時間が必要である。さらに、あるFFをセット・リセット
する時には、そのFFのデータ線が接続されているバス線
が占有されてしまうという欠点もある。
目のFF（FF11〜FF1mまで）全てにデータをセットするた
めには６×ｍサイクルを必要とし、さらに各データ線の
各ビット全てのFF（FF11〜FFnmまで）にデータをセット
するには６×ｍ×ｎサイクルという長い時間が必要にな
っている。このセット・リセットとも全てのFFに“H"を
入力、“L"を入力するという動作であるから同様の長い
時間が必要である。さらに、あるFFをセット・リセット
する時には、そのFFのデータ線が接続されているバス線
が占有されてしまうという欠点もある。
本発明の目的は、これらの欠点を解消し、ハードウェ
アの面で各データ線上のFFを一度にセット・リセットす
ることが出来、また各レジスタ同時に並列にセット・リ
セットができ、さらにセット・リセット時間を短くでき
るセット・リセット回路を提供することにある。
アの面で各データ線上のFFを一度にセット・リセットす
ることが出来、また各レジスタ同時に並列にセット・リ
セットができ、さらにセット・リセット時間を短くでき
るセット・リセット回路を提供することにある。
本発明のセット・リセット回路の構成は、第１の入力
にセット信号を入力し第２の入力にデータ線を接続した
第１の多入力ゲート回路と、この第１の多入力ゲート回
路の出力を第１の入力に接続し第２の入力にリセット信
号を接続した第２の多入力ゲート回路と、この第２の多
入力ゲート回路の出力を入力し出力を前記第１の多入力
ゲート入力回路の第１入力に接続した前記データ線に再
び接続したインバータ回路とを備えることを特徴とす
る。
にセット信号を入力し第２の入力にデータ線を接続した
第１の多入力ゲート回路と、この第１の多入力ゲート回
路の出力を第１の入力に接続し第２の入力にリセット信
号を接続した第２の多入力ゲート回路と、この第２の多
入力ゲート回路の出力を入力し出力を前記第１の多入力
ゲート入力回路の第１入力に接続した前記データ線に再
び接続したインバータ回路とを備えることを特徴とす
る。
本発明において、データ線が、データバス接続信号を
ゲートに接続したトランスファゲート回路を介してバス
線に接続されることもできる。
ゲートに接続したトランスファゲート回路を介してバス
線に接続されることもできる。
以下、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図、第２図は第
１図のセット・リセット回路の第１の使用例を示す回路
図、第３図は各データ線上のセット・リセット回路のセ
ット・リセット信号を各データ線個とに分割した回路
図、第４図はセット・リセット回路の出力データ線上に
備えた回路図である。
１図のセット・リセット回路の第１の使用例を示す回路
図、第３図は各データ線上のセット・リセット回路のセ
ット・リセット信号を各データ線個とに分割した回路
図、第４図はセット・リセット回路の出力データ線上に
備えた回路図である。
まず、第１図においては、第１の多入力デート回路と
して２入力OR回路７と、第２の多入力ゲート回路として
２入力NAND回路６とを用いた場合を示している。２入力
OR回路（以下、2OR回路という）７の第１の入力にデー
タ線２を接続し、第の入力にセット信号（SET）を入力
する。また、２入力NAND回路（以下2NAND回路という）
６の第１の入力に2OR回路７の出力を接続し、第２の入
力にはリセット信号（▲▼）を入力する。ま
た、2NAND回路６の出力にインバータ回路３の入力を接
続し、さらにこのインバータ回路３の出力に20R回路７
の第１の入力と接続しているデータ線２を再び接続す
る。
して２入力OR回路７と、第２の多入力ゲート回路として
２入力NAND回路６とを用いた場合を示している。２入力
OR回路（以下、2OR回路という）７の第１の入力にデー
タ線２を接続し、第の入力にセット信号（SET）を入力
する。また、２入力NAND回路（以下2NAND回路という）
６の第１の入力に2OR回路７の出力を接続し、第２の入
力にはリセット信号（▲▼）を入力する。ま
た、2NAND回路６の出力にインバータ回路３の入力を接
続し、さらにこのインバータ回路３の出力に20R回路７
の第１の入力と接続しているデータ線２を再び接続す
る。
ここでは、バス−データ線接続信号a1,a2が切れてい
る状態（バス線とデータ線が切れている状態）でも、デ
ータ線２はフローティングになることなく、2OR回路7,2
NAND回路6,インバータ回路３によりデータはループさ
れ、保持され続ける。（但し、2OR回路７のセット信号
はＬ、2NAND回路６のリセット信号はＨの状態とす
る）。さらに、バス−データ線接続信号a1,a2が入って
いる状態（バス線とデータ線が接続されている状態）
で、バス線から保持していた信号の逆の信号が入力され
てくると、インバータ回路３においてそのゲート幅をW,
長さをＬとした時W/L（以下レシオという）を充分小さ
い状態にしておくことにより、データ線上のデータは反
転する。
る状態（バス線とデータ線が切れている状態）でも、デ
ータ線２はフローティングになることなく、2OR回路7,2
NAND回路6,インバータ回路３によりデータはループさ
れ、保持され続ける。（但し、2OR回路７のセット信号
はＬ、2NAND回路６のリセット信号はＨの状態とす
る）。さらに、バス−データ線接続信号a1,a2が入って
いる状態（バス線とデータ線が接続されている状態）
で、バス線から保持していた信号の逆の信号が入力され
てくると、インバータ回路３においてそのゲート幅をW,
長さをＬとした時W/L（以下レシオという）を充分小さ
い状態にしておくことにより、データ線上のデータは反
転する。
さらにセット信号（SET）をアクティブ（Ｈ入力）に
することにより、2OR回路７はＨを出力し、これを受け
て2NAND回路６の出力はＬ（但し、この2NAND回路のリセ
ット信号はＨでノンアクティブ状態）を出力し、次段の
インバータ回路３の出力はＨとするので、データ線２は
セットされる。
することにより、2OR回路７はＨを出力し、これを受け
て2NAND回路６の出力はＬ（但し、この2NAND回路のリセ
ット信号はＨでノンアクティブ状態）を出力し、次段の
インバータ回路３の出力はＨとするので、データ線２は
セットされる。
また、リセット信号（▲▼）をアクティブ
（Ｌ入力）にした場合は、2OR回路７の出力が何であろ
うと2NAND回路６はＨを出力し、次段のインバータ回路
３はＬを出力するので、データ線２はリセットされる。
つまり、セット信号がＨで、リセット信号がＬの場合
（セット信号とリセット信号を両方アクティブにした場
合）は、リセット優先となる。
（Ｌ入力）にした場合は、2OR回路７の出力が何であろ
うと2NAND回路６はＨを出力し、次段のインバータ回路
３はＬを出力するので、データ線２はリセットされる。
つまり、セット信号がＨで、リセット信号がＬの場合
（セット信号とリセット信号を両方アクティブにした場
合）は、リセット優先となる。
次の例として第２図に示す様に、各データ線に作られ
たセット・リセット回路のセット信号，リセット信号を
それぞれ共通にすることにより、同時に並列的にデータ
線をセット，リセットすることが出来る。
たセット・リセット回路のセット信号，リセット信号を
それぞれ共通にすることにより、同時に並列的にデータ
線をセット，リセットすることが出来る。
また、第３図に示す様に、各データ線のセット・リセ
ット回路ごとにセット信号，リセット信号を受けること
により、任意のデータ線単位に、さらには各データ線に
接続されているFFのデータ入力信号の制御により、任意
のFF単位でセット・リセットが可能である。
ット回路ごとにセット信号，リセット信号を受けること
により、任意のデータ線単位に、さらには各データ線に
接続されているFFのデータ入力信号の制御により、任意
のFF単位でセット・リセットが可能である。
さらに、第４図にはレジスタを構成しているFFの出力
データ線上に、このセット・リセット回路を備えた場合
である。構成自体は、第２図，第３図で示したレジスタ
の入力データ線上にセット・リセットを設けた場合の時
と、セット・リセット回路を入力データ線上に設ける
か、出力データ線上に設けるかの違いだけであるが、こ
の場合は前述した機能に加え、さらに直接出力データ線
をセット・リセットするので、より速いイニシャライズ
出力が得られることになる。
データ線上に、このセット・リセット回路を備えた場合
である。構成自体は、第２図，第３図で示したレジスタ
の入力データ線上にセット・リセットを設けた場合の時
と、セット・リセット回路を入力データ線上に設ける
か、出力データ線上に設けるかの違いだけであるが、こ
の場合は前述した機能に加え、さらに直接出力データ線
をセット・リセットするので、より速いイニシャライズ
出力が得られることになる。
以上の説明においては、例としてリセット優先のセッ
ト・リセット回路を示してきたが、第１の多入力ゲート
回路を、2OR回路の代りに2AND回路を、そして第２の多
入力ゲート回路を2NAND回路の代りに2NOR回路とし、そ
の2AND回路の第１の入力にデータ線を接続し、第２の入
力にリセット信号（▲▼）を入力し、さらに
2NOR回路の第１の入力に2AND回路の出力を接続、第２の
入力にセット信号（SET）を入力、そしてこの2NOR回路
の出力をインバータ回路３の入力に接続し、このインバ
ータ回路の出力を2AND回路６の第１の入力と接続されて
いるデータ線２と再び接続することにより、同様にセッ
ト・リセット回路（但し、前述セット・リセット回路と
は逆に、セット優先のセット・リセット回路となる）を
構成することが出来る。
ト・リセット回路を示してきたが、第１の多入力ゲート
回路を、2OR回路の代りに2AND回路を、そして第２の多
入力ゲート回路を2NAND回路の代りに2NOR回路とし、そ
の2AND回路の第１の入力にデータ線を接続し、第２の入
力にリセット信号（▲▼）を入力し、さらに
2NOR回路の第１の入力に2AND回路の出力を接続、第２の
入力にセット信号（SET）を入力、そしてこの2NOR回路
の出力をインバータ回路３の入力に接続し、このインバ
ータ回路の出力を2AND回路６の第１の入力と接続されて
いるデータ線２と再び接続することにより、同様にセッ
ト・リセット回路（但し、前述セット・リセット回路と
は逆に、セット優先のセット・リセット回路となる）を
構成することが出来る。
また、このセット・リセット回路は、第５図で示す様
に、セット・リセットが必要な小部分単位でセット・リ
セットが出来るので、バス線１に接続されるセット・リ
セットする回路A1,A2とセット・リセットの不要な回路A
3,A4とを任意に設定してセット・リセット出来る（以
下、マスクセット・リセットという）機能が有り、さら
にはデータの保持機能もある等の優れた特徴がある。
に、セット・リセットが必要な小部分単位でセット・リ
セットが出来るので、バス線１に接続されるセット・リ
セットする回路A1,A2とセット・リセットの不要な回路A
3,A4とを任意に設定してセット・リセット出来る（以
下、マスクセット・リセットという）機能が有り、さら
にはデータの保持機能もある等の優れた特徴がある。
以上の説明した様に、本発明のセット・リセット回路
は、任意のデータ線単位や、FF単位で、また全てのデー
タ線を同時に並列にセット，リセットすることが出来る
ので、イニシャライズ時間の短縮が出来、さらにバス線
を介さずにハードウェアでセット・リセット回路を構成
しているので、バス線が他の処理で占有されていても、
セット，リセットが出来るという効果がある。
は、任意のデータ線単位や、FF単位で、また全てのデー
タ線を同時に並列にセット，リセットすることが出来る
ので、イニシャライズ時間の短縮が出来、さらにバス線
を介さずにハードウェアでセット・リセット回路を構成
しているので、バス線が他の処理で占有されていても、
セット，リセットが出来るという効果がある。
第１図は、本発明のセット・リセット回路の一実施例を
示す回路図、第２図，第３図および第４図はこのセット
・リセット回路の使用例における各データ線上のセット
・リセット回路のセット信号線，リセット信号線を共通
にした場合、分割した場合およびセット・リセット回路
をFFの出力データ線上に備えた場合の回路図、第５図
は、マスクセット・リセットのモデルを示すブロック
図、第６図，第９図はそれぞれ従来のレジスタ回路およ
び保持回路の回路図、第７図は従来のFFの内部回路図、
第８図は第７図のレジスタ回路にデータをセットする場
合の命令サイクルのタイムチャートである。 １……バス線（11〜1n）、２……データ線（21〜2n）、
３……インバータ回路（31〜3n）、4,5……トランスフ
ァゲート回路（41〜4n,51〜5n）、６……２入力NAND回
路（61〜6n）、７……２入力OR回路（71〜7n）、FF……
フリップフロップ（FF11〜FFnm）、ａ……バス線−デー
タ線接続制御信号（a1,a2）、ｂ……FFのデータ入力
（又は出力）制御信号（b1〜bm）。
示す回路図、第２図，第３図および第４図はこのセット
・リセット回路の使用例における各データ線上のセット
・リセット回路のセット信号線，リセット信号線を共通
にした場合、分割した場合およびセット・リセット回路
をFFの出力データ線上に備えた場合の回路図、第５図
は、マスクセット・リセットのモデルを示すブロック
図、第６図，第９図はそれぞれ従来のレジスタ回路およ
び保持回路の回路図、第７図は従来のFFの内部回路図、
第８図は第７図のレジスタ回路にデータをセットする場
合の命令サイクルのタイムチャートである。 １……バス線（11〜1n）、２……データ線（21〜2n）、
３……インバータ回路（31〜3n）、4,5……トランスフ
ァゲート回路（41〜4n,51〜5n）、６……２入力NAND回
路（61〜6n）、７……２入力OR回路（71〜7n）、FF……
フリップフロップ（FF11〜FFnm）、ａ……バス線−デー
タ線接続制御信号（a1,a2）、ｂ……FFのデータ入力
（又は出力）制御信号（b1〜bm）。
Claims (2)
- 【請求項１】第１の入力にセット信号を入力し第２の入
力にデータ線を接続した第１の多入力ゲート回路と、こ
の第１の多入力ゲート回路の出力を第１の入力に接続し
第２の入力にリセット信号を接続した第２の多入力ゲー
ト回路と、この第２の多入力ゲート回路の出力を入力し
出力を前記第１の多入力ゲート入力回路の第１入力に接
続した前記データ線に再び接続したインバータ回路とを
備えることを特徴とするセット・リセット回路。 - 【請求項２】データ線が、データバス接続信号をゲート
に接続したトランスファゲート回路を介してバス線に接
続される請求項１記載のセット・リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22772190A JP2594690B2 (ja) | 1990-08-29 | 1990-08-29 | セット・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22772190A JP2594690B2 (ja) | 1990-08-29 | 1990-08-29 | セット・リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107718A JPH04107718A (ja) | 1992-04-09 |
| JP2594690B2 true JP2594690B2 (ja) | 1997-03-26 |
Family
ID=16865316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22772190A Expired - Lifetime JP2594690B2 (ja) | 1990-08-29 | 1990-08-29 | セット・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594690B2 (ja) |
-
1990
- 1990-08-29 JP JP22772190A patent/JP2594690B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107718A (ja) | 1992-04-09 |
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