JPS6166411A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPS6166411A JPS6166411A JP18900384A JP18900384A JPS6166411A JP S6166411 A JPS6166411 A JP S6166411A JP 18900384 A JP18900384 A JP 18900384A JP 18900384 A JP18900384 A JP 18900384A JP S6166411 A JPS6166411 A JP S6166411A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＡ／Ｄコンバータ、特にビデオ帯域以上の高速
で、かつ高精度なモノリシック化に適したＡ／Ｄ変換装
置の構成に関するものである。
で、かつ高精度なモノリシック化に適したＡ／Ｄ変換装
置の構成に関するものである。
従来例の構成とその問題点
近年、ビデオ信号のディジタル処理化が進み、そのキー
デバイスとしてのＡ／Ｄコンバータの低消費電力化、低
価格化およびコンパクト化が要望されている。
デバイスとしてのＡ／Ｄコンバータの低消費電力化、低
価格化およびコンパクト化が要望されている。
この条件を満たすにはモノリシック化を行うことが必要
で、従来モノリンツク構造のビデオ用Ａ／Ｄコンバータ
の方式は並列型と呼ばれるコンパレータを一個（Ｎは分
解能）内蔵したものが主流を占めていた。しかしながら
この並列型は前述のように２Ｎ個のコンパレータが必要
なため、１０ビツト（１，０２４個のコンパレータを要
する）程度が限界で、それ以上、たとえばディジタルカ
メ２等で要望されている１２ビツトになると４，０９６
個ものコンパレータを必要とし、もはや実現不可能とな
る。
で、従来モノリンツク構造のビデオ用Ａ／Ｄコンバータ
の方式は並列型と呼ばれるコンパレータを一個（Ｎは分
解能）内蔵したものが主流を占めていた。しかしながら
この並列型は前述のように２Ｎ個のコンパレータが必要
なため、１０ビツト（１，０２４個のコンパレータを要
する）程度が限界で、それ以上、たとえばディジタルカ
メ２等で要望されている１２ビツトになると４，０９６
個ものコンパレータを必要とし、もはや実現不可能とな
る。
一方、逐次比較方式と呼ばれる変換方式があるが、この
方法は、一つのサンプル点をディジタル信号に変換して
しまうまでに、ビットの数だけ処理を繰り返すために、
クロック周波数がサンプリング周波数のＮ倍（Ｎは分解
能）必要である。したがって、今ビデオ帯域を考えてサ
ンプリング周波数を２０ＭＨｚ とすれば、１２ビツト
の場合、最低でも２４０ ＭＨｚ のクロックが必要と
なり、実現するのにかなり困難である。また内部に用い
られるＤ／Ａコンバータのセトリングタイムも１ｎｓｅ
ｃ程度のものが要求され、高精度化を実現することが難
しい。
方法は、一つのサンプル点をディジタル信号に変換して
しまうまでに、ビットの数だけ処理を繰り返すために、
クロック周波数がサンプリング周波数のＮ倍（Ｎは分解
能）必要である。したがって、今ビデオ帯域を考えてサ
ンプリング周波数を２０ＭＨｚ とすれば、１２ビツト
の場合、最低でも２４０ ＭＨｚ のクロックが必要と
なり、実現するのにかなり困難である。また内部に用い
られるＤ／Ａコンバータのセトリングタイムも１ｎｓｅ
ｃ程度のものが要求され、高精度化を実現することが難
しい。
そこで有力な方式として考えられるのが、直並列方式と
呼ばれる、並列型Ａ／Ｄコンバー・夕を２ヶ以上直列に
接続する方式である０例えば１２ビツトの場合６ビツト
ずつの２段構成にすると、コンパレータ数は２Ｘ２６＝
１２８ケで済み、大巾な低消費電力化が図れると共に、
ＩＣとしての集積度の点からも実現可能なものとなる。
呼ばれる、並列型Ａ／Ｄコンバー・夕を２ヶ以上直列に
接続する方式である０例えば１２ビツトの場合６ビツト
ずつの２段構成にすると、コンパレータ数は２Ｘ２６＝
１２８ケで済み、大巾な低消費電力化が図れると共に、
ＩＣとしての集積度の点からも実現可能なものとなる。
しかも、回路全体を駆動するクロックがサンプリング周
波数と同一で良いので高速化も比較的実現しやすいとい
うメリットを持つ。
波数と同一で良いので高速化も比較的実現しやすいとい
うメリットを持つ。
しかしながら、この直並列方式の欠点は段間の継ぎ目の
精度に難点があることである。第１図にこの直並列方式
Ａ／Ｄコンバータのブロック図を示し、その動作および
問題点について説明する。
精度に難点があることである。第１図にこの直並列方式
Ａ／Ｄコンバータのブロック図を示し、その動作および
問題点について説明する。
第１図において、１０１はアナログ入力端子、１０２は
上位ビットＡ／ＤコンバータでＭＳＢ（最上位ビット）
からｍビットのＡ／Ｄ変換を行う並列型Ａ／Ｄコンバー
タである。１０３は上位ｍビットのディジタル出力端子
であり、１０４はこの上位ｍビットのディジタル信号を
再びアナログ信号に戻すｍビットのＤ／Ａコンバータで
ある。
上位ビットＡ／ＤコンバータでＭＳＢ（最上位ビット）
からｍビットのＡ／Ｄ変換を行う並列型Ａ／Ｄコンバー
タである。１０３は上位ｍビットのディジタル出力端子
であり、１０４はこの上位ｍビットのディジタル信号を
再びアナログ信号に戻すｍビットのＤ／Ａコンバータで
ある。
１０５は遅延回路、１０６は減算回路、１０７は下位ｎ
ビットのＡ／Ｄ変換を行う並列型Ａ／Ｄコンバータであ
る。１０８は下位ｎビットの出力端子である。
ビットのＡ／Ｄ変換を行う並列型Ａ／Ｄコンバータであ
る。１０８は下位ｎビットの出力端子である。
次に動作について説明する。まず端子１０１に印加され
たアナログ信号は上位ｍビットのＡ／Ｄコンバータ１０
２でＡ／Ｄ変換される。この出力はそのまま上位ｍビッ
ト分のディジタル信号として端子１０３より出力される
と共にｍビットのＤ／Ａコンバータ４に入力され、再び
アナログ信号に再生される。一方、アナログ入力信号は
遅延回路１０５で、上位ピッ）Ａ／Ｄコンバータ１０２
とＤ／Ａコンバータ１０４によって信号が遅れた時間と
等しい時間だけ遅延させられ、減算回路１０６に加えら
れる。減算回路１０６ではこの遅延回路の出力とＤ／Ａ
コンバータ４の出力信号間の減算を行う。すなわち、ア
ナログ原信号と上位ｍビットの再生信号との減算結果、
残りの下位ｎビット分のアナログ信号が減算回路１０６
の出力に表われる。この信号を下位ｎビットのＡ／Ｄコ
ンバータでディジタル信号に変換して下位ｎビットのデ
ィジタル信号とする。
たアナログ信号は上位ｍビットのＡ／Ｄコンバータ１０
２でＡ／Ｄ変換される。この出力はそのまま上位ｍビッ
ト分のディジタル信号として端子１０３より出力される
と共にｍビットのＤ／Ａコンバータ４に入力され、再び
アナログ信号に再生される。一方、アナログ入力信号は
遅延回路１０５で、上位ピッ）Ａ／Ｄコンバータ１０２
とＤ／Ａコンバータ１０４によって信号が遅れた時間と
等しい時間だけ遅延させられ、減算回路１０６に加えら
れる。減算回路１０６ではこの遅延回路の出力とＤ／Ａ
コンバータ４の出力信号間の減算を行う。すなわち、ア
ナログ原信号と上位ｍビットの再生信号との減算結果、
残りの下位ｎビット分のアナログ信号が減算回路１０６
の出力に表われる。この信号を下位ｎビットのＡ／Ｄコ
ンバータでディジタル信号に変換して下位ｎビットのデ
ィジタル信号とする。
以上のように、この直並列方式のＡ／Ｄコンバータは、
比較的構成が簡単で、高速化もやりやすいが、大きな問
題は、１０６の減算回路の精度を、ビットサイズ以内に
しなければならず、また、通常は下位ビットの並列Ａ／
Ｄコンバータ１０７の入力ダイナミックレンジを大ぎく
するために、に １０６の減算回路ｖ−倍の利得を持たせるわけであるが
、この利得の精度と下位ビット用Ａ／Ｄコンバータ１０
７０入力直流レベルの精度をビットサイズ以下まで高め
ることが必要である。しかしながら、これらの高精度化
はモノリシックＩＣにおいて、無調整で実現するのは困
難で、精度をとるための外部調整またはトリミングを必
要とし、低価格のＡ／Ｄコンバータを実現することはで
きない。
比較的構成が簡単で、高速化もやりやすいが、大きな問
題は、１０６の減算回路の精度を、ビットサイズ以内に
しなければならず、また、通常は下位ビットの並列Ａ／
Ｄコンバータ１０７の入力ダイナミックレンジを大ぎく
するために、に １０６の減算回路ｖ−倍の利得を持たせるわけであるが
、この利得の精度と下位ビット用Ａ／Ｄコンバータ１０
７０入力直流レベルの精度をビットサイズ以下まで高め
ることが必要である。しかしながら、これらの高精度化
はモノリシックＩＣにおいて、無調整で実現するのは困
難で、精度をとるための外部調整またはトリミングを必
要とし、低価格のＡ／Ｄコンバータを実現することはで
きない。
発明の目的
そこで、本発明はこのような従来の問題を解決するため
に、上位ビット用の並列形Ａ／Ｄコンバータと、下位ビ
ット用の縦続形Ａ／Ｄコンバータとを用い、その間を利
得精度の不要な減算回路を用いて信号をつなぐことによ
って、従来の全並列形または直並列形、全縦続形のＡ／
Ｄコンバータでは成し得なかった高速、高精度でかつ低
消費電力および低価格のモノリシンクＡ／Ｄコンバータ
を提供することを目的とする。
に、上位ビット用の並列形Ａ／Ｄコンバータと、下位ビ
ット用の縦続形Ａ／Ｄコンバータとを用い、その間を利
得精度の不要な減算回路を用いて信号をつなぐことによ
って、従来の全並列形または直並列形、全縦続形のＡ／
Ｄコンバータでは成し得なかった高速、高精度でかつ低
消費電力および低価格のモノリシンクＡ／Ｄコンバータ
を提供することを目的とする。
発明の構成
本発明は、上位ｍビットを符号化する並列形Ａ ／ Ｄ
ニア ７ ／： Ｌ／−夕ト、この並列形Ａ ／ Ｄ
コンバータの出力を再びアナログ信号に再生するｍビッ
トのＤ ／ Ａコンバータと、アナログ入力信号を遅延
する遅延回路と、Ｄ／Ａコンバータと遅延回路の出力同
士を引き算して差信号をつくる差動増幅回路で構成され
た減算回路と、この減算回路の出力を入力とする下位ｎ
ビットを符号化する縦続形Ａ ／ Ｄコンバータと、減
算回路と同一の差動増幅回路で形成され、出力が縦続形
Ａ／Ｄコンバータの初段の基準電圧入力となる基準電圧
発生回路とを有する構成により、ビデオ帯域以上の高速
で、高精度、しかも低消費電力のモノリシックＡ／Ｄ変
換装置の製造を可能にするものである。
ニア ７ ／： Ｌ／−夕ト、この並列形Ａ ／ Ｄ
コンバータの出力を再びアナログ信号に再生するｍビッ
トのＤ ／ Ａコンバータと、アナログ入力信号を遅延
する遅延回路と、Ｄ／Ａコンバータと遅延回路の出力同
士を引き算して差信号をつくる差動増幅回路で構成され
た減算回路と、この減算回路の出力を入力とする下位ｎ
ビットを符号化する縦続形Ａ ／ Ｄコンバータと、減
算回路と同一の差動増幅回路で形成され、出力が縦続形
Ａ／Ｄコンバータの初段の基準電圧入力となる基準電圧
発生回路とを有する構成により、ビデオ帯域以上の高速
で、高精度、しかも低消費電力のモノリシックＡ／Ｄ変
換装置の製造を可能にするものである。
実施例の説明
第２図は本発明の実施例におけるＡ／Ｄ変換装置の基本
的な構成を示す。
的な構成を示す。
第２図において、１はアナログ入力端子、２は上位ｍビ
ットを符号化する並列Ａ／Ｄコンバータ、３はｍビット
のＤ／Ａコンバータ、４は遅延回路の作用をするサンプ
ル・ホールド回路、５は減Ｘ回路、６は上位ｍピントの
出力バッファ、７ａ。
ットを符号化する並列Ａ／Ｄコンバータ、３はｍビット
のＤ／Ａコンバータ、４は遅延回路の作用をするサンプ
ル・ホールド回路、５は減Ｘ回路、６は上位ｍピントの
出力バッファ、７ａ。
７ｂは上位ｍビットの出力端子、８は下位ｎビットを符
号化する縦続形Ａ／Ｄコンバータ、９は基準電圧入力端
子、１０ ａ 、 １０ ｂ 、 １０ ｃはそれぞれ
折り返し回路でｎ−１段縦続接続されている。
号化する縦続形Ａ／Ｄコンバータ、９は基準電圧入力端
子、１０ ａ 、 １０ ｂ 、 １０ ｃはそれぞれ
折り返し回路でｎ−１段縦続接続されている。
１１ａ、１１ｂ、１１Ｃ１１１ｄはコンパレータでｎヶ
設けられる。１２は下位ｎビット用出力バノファ、１３
ａ、１３ｂ、１３Ｃ１１３ｄはそれぞれ下位ｎビットの
出力端子である。
設けられる。１２は下位ｎビット用出力バノファ、１３
ａ、１３ｂ、１３Ｃ１１３ｄはそれぞれ下位ｎビットの
出力端子である。
図から分るように入力信号は、並列形Ａ／Ｄコンバータ
とサンプル・ホールド回路に入力され、並列形Ａ／Ｄコ
ンバータの出力は上位ｍビットの出力バノファを介して
出力されると共に、Ｄ／Ａコンバータに接続されている
。減算回路の２つの入力はＤ／Ａコンバータの出力とサ
ンプル・ホールド回路の出力が接続され、出力は下位ｎ
ビットを符号化する縦続形Ａ／Ｄコンバータの初段の折
り返し回路に入力されている。初段の折り返し回路のも
う一方の入力端子は基準電圧端子が接続され、２段目以
降の折り返し回路は初段の折り返し回路に縦続接続され
ている。コンパレータは折す返し回路の各段の入力およ
び最終段の出力に接続されて、それらコンパレータの出
力は下位ｎピントの出力バッフ７を介して出力される。
とサンプル・ホールド回路に入力され、並列形Ａ／Ｄコ
ンバータの出力は上位ｍビットの出力バノファを介して
出力されると共に、Ｄ／Ａコンバータに接続されている
。減算回路の２つの入力はＤ／Ａコンバータの出力とサ
ンプル・ホールド回路の出力が接続され、出力は下位ｎ
ビットを符号化する縦続形Ａ／Ｄコンバータの初段の折
り返し回路に入力されている。初段の折り返し回路のも
う一方の入力端子は基準電圧端子が接続され、２段目以
降の折り返し回路は初段の折り返し回路に縦続接続され
ている。コンパレータは折す返し回路の各段の入力およ
び最終段の出力に接続されて、それらコンパレータの出
力は下位ｎピントの出力バッフ７を介して出力される。
次に第２図の実施例の動作について説明する。
まず、端子１から入ったアナログ入力信号はｍビットの
並列Ａ／Ｄコンバータで上位ｍビットがディジタル信号
に変換され符号化される。この上位ｍビットのディジタ
ル信号は出力バッファ６を介して出力する。
並列Ａ／Ｄコンバータで上位ｍビットがディジタル信号
に変換され符号化される。この上位ｍビットのディジタ
ル信号は出力バッファ６を介して出力する。
一方、並列Ａ／Ｄコンバータ２の出力はｍビットのＤ／
Ａコンバータ３により、アナログ信号に再生される。こ
のときの精度は（ｍ十ｎ）ビットの精度である。アナロ
グ入力信号は一方、サンプル・ホールド回路４に入力さ
れ、ここで、並列Ａ／Ｄコンバータ２およびＤ／Ａコン
バータ３でシフトした信号遅れと同様の遅延がなされ、
Ｄ／Ａコンバータ３の出力信号の位相とサンプル・ホー
ルド回路４の出力の位相をそろえる。次に減算回路６で
、この２つの信号の差をとると、この信号の振巾は最大
、上位ｍビットの並列Ａ／Ｄコンバータのビットサイズ
（＝Ｖ、ｎ／２”）となり、この信号を、あとｎビット
のＡ ／ Ｄ変換性うことにより、全体でｍ＋ｎビット
のＡ／Ｄ変換を完了できることになる。したがって減算
回路６の出力を下位ｎビットを符号化する縦続形Ａ／Ｄ
コンバータ８に入力している。
Ａコンバータ３により、アナログ信号に再生される。こ
のときの精度は（ｍ十ｎ）ビットの精度である。アナロ
グ入力信号は一方、サンプル・ホールド回路４に入力さ
れ、ここで、並列Ａ／Ｄコンバータ２およびＤ／Ａコン
バータ３でシフトした信号遅れと同様の遅延がなされ、
Ｄ／Ａコンバータ３の出力信号の位相とサンプル・ホー
ルド回路４の出力の位相をそろえる。次に減算回路６で
、この２つの信号の差をとると、この信号の振巾は最大
、上位ｍビットの並列Ａ／Ｄコンバータのビットサイズ
（＝Ｖ、ｎ／２”）となり、この信号を、あとｎビット
のＡ ／ Ｄ変換性うことにより、全体でｍ＋ｎビット
のＡ／Ｄ変換を完了できることになる。したがって減算
回路６の出力を下位ｎビットを符号化する縦続形Ａ／Ｄ
コンバータ８に入力している。
ここで縦続形Ａ／Ｄコンバータ８の動作について説明す
る。ｎビットの縦続形Ａ／Ｄコンバータ８は第２図に示
されるように、ｎ−１段の縦続接続した折り返し回路Ｉ
Ｑａ〜１０ ｃとｎ個のコンパレータ１１ａ〜１１ｄと
から成る。折り返し回路は、第３図に示されるような入
出力特性を持つよう構成される。つまり、入力Ａと出力
Ｂとの関係は入力信号Ａを増加していくと、出力Ａは入
力ダイナミックレンジの％のところまで利得１で増加し
、それをすぎると逆に減少し、図に示すような特性とな
る。−力出力Ｂは出力Ａと相補関係にある。入力Ｂは入
力Ａと差動入力を形成している。
る。ｎビットの縦続形Ａ／Ｄコンバータ８は第２図に示
されるように、ｎ−１段の縦続接続した折り返し回路Ｉ
Ｑａ〜１０ ｃとｎ個のコンパレータ１１ａ〜１１ｄと
から成る。折り返し回路は、第３図に示されるような入
出力特性を持つよう構成される。つまり、入力Ａと出力
Ｂとの関係は入力信号Ａを増加していくと、出力Ａは入
力ダイナミックレンジの％のところまで利得１で増加し
、それをすぎると逆に減少し、図に示すような特性とな
る。−力出力Ｂは出力Ａと相補関係にある。入力Ｂは入
力Ａと差動入力を形成している。
このような特性の折り返し回路を縦続接続し、その初段
の一方の入力にアナログ信号を入力し、そのアナログ信
号のフルレンジの％の電圧をレファレンスとして差動の
もう一方の入力に加えると、入力信号は、折り返し回路
を通過するたびに、信号が折り返えされ、それぞれの折
り返し回路の出力点において、初段のレファレンス電圧
に対する所定の極性を発生する。したがってこの信号を
コンパレータ１１ａ〜１１ｄで比較すると、符号化され
た出力を得ることができる０つまり、下位ｎビットの変
換ができるわけである。
の一方の入力にアナログ信号を入力し、そのアナログ信
号のフルレンジの％の電圧をレファレンスとして差動の
もう一方の入力に加えると、入力信号は、折り返し回路
を通過するたびに、信号が折り返えされ、それぞれの折
り返し回路の出力点において、初段のレファレンス電圧
に対する所定の極性を発生する。したがってこの信号を
コンパレータ１１ａ〜１１ｄで比較すると、符号化され
た出力を得ることができる０つまり、下位ｎビットの変
換ができるわけである。
以上説明したように、実施例のＡ／Ｄコンバータにおい
ては、上位ｍビットを並列Ａ／Ｄコンバータで、下位ｎ
ビットについては縦続形Ａ／Ｄコンバータで変換するこ
とになる。ここで注目すべきことは、減算回路６の利得
の厳密性が不要なことである。今、仮りに減算回路５の
出力を２つの入力が一致した時にＯｖになり、入力の大
小に応じて両極性の出力特性を持つように設定し、レフ
ァレンス電圧もＯｖにする。一方、縦続形Ａ／Ｄコンバ
ータ８の入力信号とレファレンス電圧の関係は、レファ
レンス電圧が入力信号のフルスケールの％の電圧であれ
ば充分で、入力振巾の多少の大小は問題とならない。し
たがって減算回路６の出力振巾もｏＶを中心に正負対称
でありさえすれば充分ということになり、利得の厳密性
は問われない。
ては、上位ｍビットを並列Ａ／Ｄコンバータで、下位ｎ
ビットについては縦続形Ａ／Ｄコンバータで変換するこ
とになる。ここで注目すべきことは、減算回路６の利得
の厳密性が不要なことである。今、仮りに減算回路５の
出力を２つの入力が一致した時にＯｖになり、入力の大
小に応じて両極性の出力特性を持つように設定し、レフ
ァレンス電圧もＯｖにする。一方、縦続形Ａ／Ｄコンバ
ータ８の入力信号とレファレンス電圧の関係は、レファ
レンス電圧が入力信号のフルスケールの％の電圧であれ
ば充分で、入力振巾の多少の大小は問題とならない。し
たがって減算回路６の出力振巾もｏＶを中心に正負対称
でありさえすれば充分ということになり、利得の厳密性
は問われない。
次に本発明の実施例における減算回路と、基準電圧発生
回路とについて説明する。第４図は本発明における減算
回路の実施例である。
回路とについて説明する。第４図は本発明における減算
回路の実施例である。
第４図において、ブロックＡとブロックＢは同一の差動
増幅回路であり、ブロックＡは減算回路、ブロックＢは
基準電圧発生回路である。２１゜２２は差動入力端子、
２３は出力端子、２４は出力端子、２５は電源である。
増幅回路であり、ブロックＡは減算回路、ブロックＢは
基準電圧発生回路である。２１゜２２は差動入力端子、
２３は出力端子、２４は出力端子、２５は電源である。
２６，２７，３２゜３３は負荷抵抗、２８．２９および
３４．３５はそれぞれ差動トランジスタペア、３０，３
１゜３６．３７は利得調整のためのエミ’）夕帰還抵抗
、３８は基準入力電圧源、３９．４０は定電流源である
。
３４．３５はそれぞれ差動トランジスタペア、３０，３
１゜３６．３７は利得調整のためのエミ’）夕帰還抵抗
、３８は基準入力電圧源、３９．４０は定電流源である
。
第４図の２１へは第２図におけるＤ／Ａコンバータ３の
出力端子が、２２へはサンプル・ホールド回路４の出力
端子がそれぞれ接続され、出力端２３は第２図における
縦続形Ａ／Ｄコンバータ８の入力端子へ、また、出力端
子２４は第２図の基準電圧端子９へ接続されることにな
る。
出力端子が、２２へはサンプル・ホールド回路４の出力
端子がそれぞれ接続され、出力端２３は第２図における
縦続形Ａ／Ｄコンバータ８の入力端子へ、また、出力端
子２４は第２図の基準電圧端子９へ接続されることにな
る。
次に第４図の回路の動作を第５図の特性説明図を用いて
説明する。端子２１．２２へ差入力信号ｖ１ｎ＝（ｖ２
１−ｖ２２）を加えると出力２３には第５図の実線で示
す入出力特性直線に従った出力電圧が表われる。またブ
ロックＢの差動回路をブロックＡの差動回路と同一の特
性を持つ各素子で構成すればブロックＢはブロックＡと
同一の入出力特性を有する。ここで、ブロックＢの差動
回路の差動入力電圧にブロックＡの最大入力電圧の％の
電圧を印加するよう構成すれば、第６図に示すように２
４の電圧Ｖ。ｕ、２４は２３の出力電圧Ｖ。ユ２３の最
大値の％となる。したがって、今電圧源３８の電圧を上
位ｍビットの並列形Ａ／Ｄコンバータのビットサイズ（
ＬＳＢ）の％、すなわち％ＬＳＢにしておけば、減算回
路のフルスケール出力は１ＬｓＢであるから、縦続形Ａ
／Ｄコンバータ８の基準電圧入力は、入力信号のフルス
ケールの１／２になる。しかもブロックＡとブロックＢ
は全く同一の回路で形成されているために、集積回路化
を行えば、互いの特性はほとんど一致し、上記の関係は
常に保たれることとなり、減算回路の利得を厳密に合わ
せる必要がない。
説明する。端子２１．２２へ差入力信号ｖ１ｎ＝（ｖ２
１−ｖ２２）を加えると出力２３には第５図の実線で示
す入出力特性直線に従った出力電圧が表われる。またブ
ロックＢの差動回路をブロックＡの差動回路と同一の特
性を持つ各素子で構成すればブロックＢはブロックＡと
同一の入出力特性を有する。ここで、ブロックＢの差動
回路の差動入力電圧にブロックＡの最大入力電圧の％の
電圧を印加するよう構成すれば、第６図に示すように２
４の電圧Ｖ。ｕ、２４は２３の出力電圧Ｖ。ユ２３の最
大値の％となる。したがって、今電圧源３８の電圧を上
位ｍビットの並列形Ａ／Ｄコンバータのビットサイズ（
ＬＳＢ）の％、すなわち％ＬＳＢにしておけば、減算回
路のフルスケール出力は１ＬｓＢであるから、縦続形Ａ
／Ｄコンバータ８の基準電圧入力は、入力信号のフルス
ケールの１／２になる。しかもブロックＡとブロックＢ
は全く同一の回路で形成されているために、集積回路化
を行えば、互いの特性はほとんど一致し、上記の関係は
常に保たれることとなり、減算回路の利得を厳密に合わ
せる必要がない。
発明の効果
本発明の効果を次に述べる。
■ 実施例の説明で述べたように、減算回路の利得を厳
密に合わせる必要がないために減算回路の設計が容易で
、高精度のＡ／Ｄコンノく一タの実現が可能である。
密に合わせる必要がないために減算回路の設計が容易で
、高精度のＡ／Ｄコンノく一タの実現が可能である。
■ 上位ビットを並列形Ａ／Ｄコンバータで処理するた
めに、全ビット縦続形で形成するのに比べ、高速化がは
かれることと、上位ビットの高精度化が容易で、高分解
能のＡ／Ｄコンバータを実現できる。
めに、全ビット縦続形で形成するのに比べ、高速化がは
かれることと、上位ビットの高精度化が容易で、高分解
能のＡ／Ｄコンバータを実現できる。
■ 縦続形Ａ／Ｄコンバータの特徴である、少ない素子
数と、並列形Ａ／Ｄコンパーメの高速性を合わせもつ、
低消費電力で高速のＡ／Ｄコンバータがモノリシックで
実現できる。
数と、並列形Ａ／Ｄコンパーメの高速性を合わせもつ、
低消費電力で高速のＡ／Ｄコンバータがモノリシックで
実現できる。
第１図は従来の直並列形Ａ／Ｄコンバータのブロック図
、第２図は本発明の一実施例を説明する念めのブロック
図、第３図（、） 、 （ｂ）は本発明のＡ／Ｄコンバ
ータに用いる折り返し回路の入出力特性の説明図、第４
図は本発明の減算回路及び基準電圧発生回路の一実施例
を示す回路図、第５図は本発明の減算回路及び基準電圧
発生回路の特性を説明する図である。 ２・・・・・・上位ビット月並列形Ａ／Ｄコンバータ、
３・・・・・・Ｄ／Ａコンバータ、４・・・・・・サン
フルーホールド回路、６・・・・・・減算回路、８・・
・・・・下位ビット用縦続形Ａ／Ｄコンバータ、１０ａ
、 １ ｏｂ 、 １０ａ・・・・・・折り返し回路
、１１＆、１１ｂ、１１Ｃ９１１ｄ・・・・コンパレー
タ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名窓
２ 図 第 ３
、第２図は本発明の一実施例を説明する念めのブロック
図、第３図（、） 、 （ｂ）は本発明のＡ／Ｄコンバ
ータに用いる折り返し回路の入出力特性の説明図、第４
図は本発明の減算回路及び基準電圧発生回路の一実施例
を示す回路図、第５図は本発明の減算回路及び基準電圧
発生回路の特性を説明する図である。 ２・・・・・・上位ビット月並列形Ａ／Ｄコンバータ、
３・・・・・・Ｄ／Ａコンバータ、４・・・・・・サン
フルーホールド回路、６・・・・・・減算回路、８・・
・・・・下位ビット用縦続形Ａ／Ｄコンバータ、１０ａ
、 １ ｏｂ 、 １０ａ・・・・・・折り返し回路
、１１＆、１１ｂ、１１Ｃ９１１ｄ・・・・コンパレー
タ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名窓
２ 図 第 ３
Claims (2)
- （１）上位ｍビットを符号化する並列形Ａ／Ｄコンバー
タと、前記並列形Ａ／Ｄコンバータの出力を再びアナロ
グ信号に再生するｍビットのＤ／Ａコンバータと、前記
アナログ入力信号を遅延する遅延回路と、前記Ｄ／Ａコ
ンバータと前記遅延回路の出力信号同志を引き算し、差
信号をつくる差動増幅回路で構成された減算回路と、前
記減算回路に継続して設けた複数の折り返し回路とコン
パレータから成る下位ｎビットを符号化する縦続形Ａ／
Ｄコンバータと、前記減算回路と同一の差動増幅回路で
形成され、その出力電圧を前記縦続形Ａ／Ｄコンバータ
の初段折り返し回路の基準電圧とする基準電圧発生回路
とを有することを特徴とするＡ／Ｄ変換装置。 - （２）基準電圧発生回路の差動入力電圧として、前記並
列形Ａ／Ｄコンバータのビットサイズの１／２に相当す
る電圧を与えることを特徴とする特許請求の範囲第１項
に記載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18900384A JPS6166411A (ja) | 1984-09-10 | 1984-09-10 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18900384A JPS6166411A (ja) | 1984-09-10 | 1984-09-10 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6166411A true JPS6166411A (ja) | 1986-04-05 |
Family
ID=16233670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18900384A Pending JPS6166411A (ja) | 1984-09-10 | 1984-09-10 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6166411A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133422A (ja) * | 1987-07-22 | 1989-05-25 | Samsung Semiconductor & Teleommun Co Ltd | 全並列逐次比較形アナログ‐デジタル変換器 |
| JPH0879078A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | 直並列型アナログ／ディジタル変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960164A (ja) * | 1972-07-31 | 1974-06-11 | ||
| JPS5152774A (ja) * | 1974-11-05 | 1976-05-10 | Japan Broadcasting Corp | Juzokuhikakugataanarogu deijitaruhenkanki |
-
1984
- 1984-09-10 JP JP18900384A patent/JPS6166411A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960164A (ja) * | 1972-07-31 | 1974-06-11 | ||
| JPS5152774A (ja) * | 1974-11-05 | 1976-05-10 | Japan Broadcasting Corp | Juzokuhikakugataanarogu deijitaruhenkanki |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133422A (ja) * | 1987-07-22 | 1989-05-25 | Samsung Semiconductor & Teleommun Co Ltd | 全並列逐次比較形アナログ‐デジタル変換器 |
| JPH0879078A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | 直並列型アナログ／ディジタル変換器 |
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