JPS59111499A - 時間スイツチ回路 - Google Patents
時間スイツチ回路Info
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- JPS59111499A JPS59111499A JP22139182A JP22139182A JPS59111499A JP S59111499 A JPS59111499 A JP S59111499A JP 22139182 A JP22139182 A JP 22139182A JP 22139182 A JP22139182 A JP 22139182A JP S59111499 A JPS59111499 A JP S59111499A
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- JP
- Japan
- Prior art keywords
- demultiplexer
- data
- latch
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は時間スイッチ回路に関する。さらに詳細には空
間スイッチとともにディジタル交換機の通話路装置にお
いて中心的役割をはたしている時間スイッチ回路に関す
る。
間スイッチとともにディジタル交換機の通話路装置にお
いて中心的役割をはたしている時間スイッチ回路に関す
る。
周知のように時間スイッチはディジタル交換機の通話路
装置に用いられ、入力データの時間的順序を入れ替える
ことにより時分割交換を行う機能を有している。
装置に用いられ、入力データの時間的順序を入れ替える
ことにより時分割交換を行う機能を有している。
この種の時間スイッチの従来例を第１図により説明する
。すなわち従来の時間スイッチは、通話メモリ１、保持
メモリ２及び第１図には示されていないカウンタから構
成され、保持メモリ２の出力をアドレスとした任意のア
ドレスによる通話メモリ１への）８Ｆ込み即ちランダム
ライトと、カウンタからの出力をアドレスとした一定順
序での読出し、即ちシーケンシャルリードを繰り返すこ
とにより、入力データの時間順序の交換を行っている、
これはメモリで実現するために、ＬＳＩ技術に適してお
り、近年のＬＳＩ技術の進歩とともに急速に発展してき
たものである。
。すなわち従来の時間スイッチは、通話メモリ１、保持
メモリ２及び第１図には示されていないカウンタから構
成され、保持メモリ２の出力をアドレスとした任意のア
ドレスによる通話メモリ１への）８Ｆ込み即ちランダム
ライトと、カウンタからの出力をアドレスとした一定順
序での読出し、即ちシーケンシャルリードを繰り返すこ
とにより、入力データの時間順序の交換を行っている、
これはメモリで実現するために、ＬＳＩ技術に適してお
り、近年のＬＳＩ技術の進歩とともに急速に発展してき
たものである。
しかし上記メモリを用いたスイッチは、スイッチのスル
ープットがメモリのサイクルタイムにより制約されてし
まう。メモリのサイクルタイムはレジスタや論理ゲート
の動作時間に比べると低速であり、しかも記憶容量を増
加するほどサイクルタイムは増大する傾向にある。一方
、時間スイッチの処理能力を向上させるには、メモリの
大容量化とサイクルタイ文の減少とを用いた従来の時間
スイッチでは、処理能力を向上させることが極めて困難
であった。
ープットがメモリのサイクルタイムにより制約されてし
まう。メモリのサイクルタイムはレジスタや論理ゲート
の動作時間に比べると低速であり、しかも記憶容量を増
加するほどサイクルタイムは増大する傾向にある。一方
、時間スイッチの処理能力を向上させるには、メモリの
大容量化とサイクルタイ文の減少とを用いた従来の時間
スイッチでは、処理能力を向上させることが極めて困難
であった。
本発明の目的は上述の欠点を除去し、スループットの高
い時間スイッチ回路を提供することにある。
い時間スイッチ回路を提供することにある。
本発明は、アドレスを供給する手段と、時分割多重され
て順次入力されるデータをアドレス供給手段カラのアド
レスに従う位置に記憶し、該記憶データを並列に出力す
る記憶機能付デマルチプレクサ手段と、この記憶機能付
デマルチプレクサ手段からの並列データを取り込み、こ
のデータを順次出力する手段とから構成し、入力された
データを入力時の順番と異なる順番で出力することを特
徴とする。以下本発明の一実施例を図面を参照して詳細
に説明する。
て順次入力されるデータをアドレス供給手段カラのアド
レスに従う位置に記憶し、該記憶データを並列に出力す
る記憶機能付デマルチプレクサ手段と、この記憶機能付
デマルチプレクサ手段からの並列データを取り込み、こ
のデータを順次出力する手段とから構成し、入力された
データを入力時の順番と異なる順番で出力することを特
徴とする。以下本発明の一実施例を図面を参照して詳細
に説明する。
第２図は本発明の一実施例を示し、４多重の時間スイッ
チ回路を示す。第２図において、１１は記憶機能付デマ
ルチプレクサ、１２は４段のシフトレジスタ、１３は保
持メモリである。保持メモリ１３はアドレスＡＤＲをク
ロックパルスＣＬＫに同期して記憶機能付デマルチプレ
クサ１１ｉＣ供給する。記憶機能付デマルチプレクサ１
１は、入力データラッチ１１−１ 、デマルチプレクサ
１１−２およびラッチ１１−３からなる。時分割多重化
された入力データＤｆｆｉｎは入力データラツチ１ｌ−
１１ＣＩｌｆ４次入力され、ラッチ１１−１に肥土ハさ
れる。デマルチプレクサ１１−２はラッテ１１−１に記
憶されたデータを、出力端＃１〜４のうち、保持メモリ
１３からのアドレスＡＤＨで指定された出力端に出力し
、指定されない出力端をハイインピーダンス状態とする
。デマルチプレクサ１１−２の出力端からのデータをラ
ッチ１１−３に記憶する。シフトレジスタ１２にはラッ
チ１１−３の記憶データを並列に取り込み、直列に順次
出力データＤ。ｕｔとして出力する。入力データラッチ
１１−１．ラツチ１１−３．保持メモリ１３はクロック
パルスＣＬＫで動作し、シフトレジスタ１２ハクロツク
パルスＣＬ Ｋの４倍の周ｊυ］をもつフレームパルス
ＦＰでラッチ１１−３の記憶データを取り込み、クロッ
クパルスＣＬ Ｋでデータをシフトアウトする。
チ回路を示す。第２図において、１１は記憶機能付デマ
ルチプレクサ、１２は４段のシフトレジスタ、１３は保
持メモリである。保持メモリ１３はアドレスＡＤＲをク
ロックパルスＣＬＫに同期して記憶機能付デマルチプレ
クサ１１ｉＣ供給する。記憶機能付デマルチプレクサ１
１は、入力データラッチ１１−１ 、デマルチプレクサ
１１−２およびラッチ１１−３からなる。時分割多重化
された入力データＤｆｆｉｎは入力データラツチ１ｌ−
１１ＣＩｌｆ４次入力され、ラッチ１１−１に肥土ハさ
れる。デマルチプレクサ１１−２はラッテ１１−１に記
憶されたデータを、出力端＃１〜４のうち、保持メモリ
１３からのアドレスＡＤＨで指定された出力端に出力し
、指定されない出力端をハイインピーダンス状態とする
。デマルチプレクサ１１−２の出力端からのデータをラ
ッチ１１−３に記憶する。シフトレジスタ１２にはラッ
チ１１−３の記憶データを並列に取り込み、直列に順次
出力データＤ。ｕｔとして出力する。入力データラッチ
１１−１．ラツチ１１−３．保持メモリ１３はクロック
パルスＣＬＫで動作し、シフトレジスタ１２ハクロツク
パルスＣＬ Ｋの４倍の周ｊυ］をもつフレームパルス
ＦＰでラッチ１１−３の記憶データを取り込み、クロッ
クパルスＣＬ Ｋでデータをシフトアウトする。
第３図゛は第２図の動作を説明するタイミングチャート
である。第３図に示されたフレームにおいて、Ｂ１〜Ｂ
４の入力データＤｉｎが、前フレームでシフトレジスタ
１２に取り込まれたＡ１−Ａ４に続いてクロックパルス
ＣＬＫの１クロツクに１１固ずつ、入力データラッチ１
１−１に順次入力される。
である。第３図に示されたフレームにおいて、Ｂ１〜Ｂ
４の入力データＤｉｎが、前フレームでシフトレジスタ
１２に取り込まれたＡ１−Ａ４に続いてクロックパルス
ＣＬＫの１クロツクに１１固ずつ、入力データラッチ１
１−１に順次入力される。
本フレームにおいて、保持メモリ１３はアドレスＡＤＲ
をクロレフパルスＣＬＫに従って井３．＄１゜＃、４．
＄２と出力するとする。このアドレスＡＤＲに従ってデ
マルチプレクサ１１−２は、入力データＢ１．Ｂ２．ｆ
３３．Ｂ４を、このアドレスＡＤＲに従うデマルチプレ
クサの出力端＄３ 、＃１ 。
をクロレフパルスＣＬＫに従って井３．＄１゜＃、４．
＄２と出力するとする。このアドレスＡＤＲに従ってデ
マルチプレクサ１１−２は、入力データＢ１．Ｂ２．ｆ
３３．Ｂ４を、このアドレスＡＤＲに従うデマルチプレ
クサの出力端＄３ 、＃１ 。
＃４．−＃２に順次出力し、２ツチ１１−３の対応する
場所に格納する。従ってこのフレームにおいては、デー
タＢ１〜Ｂ４の書込みと、前フレームの読出しが同時に
実行される。ラッチ１１−３に格納サレタテータＢ１＝
１３４は次のフレームノくルスＦＰでシフトレジスタ】
２に並列に取り込まれろ。シフトレジスタ１２の＃１
、＃２ 、＄３ 、＄４にはデ。
場所に格納する。従ってこのフレームにおいては、デー
タＢ１〜Ｂ４の書込みと、前フレームの読出しが同時に
実行される。ラッチ１１−３に格納サレタテータＢ１＝
１３４は次のフレームノくルスＦＰでシフトレジスタ】
２に並列に取り込まれろ。シフトレジスタ１２の＃１
、＃２ 、＄３ 、＄４にはデ。
−タＢ２ 、Ｂ４ 、Ｂｌ 、Ｂ３がセットされ、ＣＬ
Ｋによって次（パ）フレームのデータがＤｉＸｌに入力
されるのと並行してＢ２ 、Ｂ４ 、Ｂｌ 、Ｂ３の順
に順次出力ｆ−タＤ。ｕｔとしてシフトアウト≠孝ホさ
れる。
Ｋによって次（パ）フレームのデータがＤｉＸｌに入力
されるのと並行してＢ２ 、Ｂ４ 、Ｂｌ 、Ｂ３の順
に順次出力ｆ−タＤ。ｕｔとしてシフトアウト≠孝ホさ
れる。
第４図は第２図を発展させた本発明の他の実施例で、１
２多電の時間スイッチ回路の例を示す。なお、本実施例
ではデータのビット数を１ビツトとして説明するが、８
ピツトのデータならここに示す回路を８個設ければよく
、本発明は任意のビット数のデータに対して適用できる
ことは言うまでもない。
２多電の時間スイッチ回路の例を示す。なお、本実施例
ではデータのビット数を１ビツトとして説明するが、８
ピツトのデータならここに示す回路を８個設ければよく
、本発明は任意のビット数のデータに対して適用できる
ことは言うまでもない。
第４図において、２１は１ビツトのラッチ、ｎは入力デ
ータを制御信号に従って３つの出力端のいずれかに出力
し、他の出力端をハイインピーダンス状態とする３出力
デマルチプレクサ、２３〜３１は、イネーブル信号入力
端Ｅの信号がＨ”のときに、入力データを制御信号に従
って２つの出力端のいずれかに出力し、他方をハイイン
ピーダンス状態とし、イネーブル信号入力端Ｅの（ｉ号
が′Ｌ″のときに１全ての出力端をハイインピーダンス
状態とする２出力デマルチプレクザ、３２〜４０はデマ
ルチプレクサをバ・ｒプライン化するための遅延素子で
、シフトレジスタ４２の１段分と同じ回路の２ビツト分
で構成される。４１は１２ビツトラツチ、４２は１２段
シフトレジスタである。４３は１段分のシフトレジスタ
、４４は２段分のシフトレジスタであり、やはり、デマ
ルチプレクサをパイプライン化する際に制御信号に遅延
を与えるものである。４５は２ビツトデコーダ、４６，
４７は１ビツトデコーダである。
ータを制御信号に従って３つの出力端のいずれかに出力
し、他の出力端をハイインピーダンス状態とする３出力
デマルチプレクサ、２３〜３１は、イネーブル信号入力
端Ｅの信号がＨ”のときに、入力データを制御信号に従
って２つの出力端のいずれかに出力し、他方をハイイン
ピーダンス状態とし、イネーブル信号入力端Ｅの（ｉ号
が′Ｌ″のときに１全ての出力端をハイインピーダンス
状態とする２出力デマルチプレクザ、３２〜４０はデマ
ルチプレクサをバ・ｒプライン化するための遅延素子で
、シフトレジスタ４２の１段分と同じ回路の２ビツト分
で構成される。４１は１２ビツトラツチ、４２は１２段
シフトレジスタである。４３は１段分のシフトレジスタ
、４４は２段分のシフトレジスタであり、やはり、デマ
ルチプレクサをパイプライン化する際に制御信号に遅延
を与えるものである。４５は２ビツトデコーダ、４６，
４７は１ビツトデコーダである。
４８は循還形シフトレジスタであり、ジンダムアドレス
を格納する保持メモリの機能をもっている。
を格納する保持メモリの機能をもっている。
４９〜５２はＡＮＤゲートである。
ラッチ２１はクロツクパ”ルスＣ１，Ｋｌに従って入“
カデータＤｉｎを取り込み、８出力デマルチプレクサ四
に出力する。８出力デマルナプレクサ四は制御信号８１
１〜Ｓ １３に従って、ラッチ２１からの入力データを
８つの出力苅Ｏ１〜０８のいずれかに出力する。この出
力はクロックＣＬＫＩに従って動作するレジスタ８２〜
３４に取り込まれる。レジスタ８２にはデマルチプレク
サ２２の出力端０１からの出力と同時に、出力端０１を
選択する制伽（信号８１１が取り込まれる。レジスタ：
３８．８４も同様に、各々、デマルチプレクサ２２の出
力端０２．０８のデータと同時に、その出力端を選択す
ることを示ず選択信号Ｓ１２゜８１３が取り込まれる。
カデータＤｉｎを取り込み、８出力デマルチプレクサ四
に出力する。８出力デマルナプレクサ四は制御信号８１
１〜Ｓ １３に従って、ラッチ２１からの入力データを
８つの出力苅Ｏ１〜０８のいずれかに出力する。この出
力はクロックＣＬＫＩに従って動作するレジスタ８２〜
３４に取り込まれる。レジスタ８２にはデマルチプレク
サ２２の出力端０１からの出力と同時に、出力端０１を
選択する制伽（信号８１１が取り込まれる。レジスタ：
３８．８４も同様に、各々、デマルチプレクサ２２の出
力端０２．０８のデータと同時に、その出力端を選択す
ることを示ず選択信号Ｓ１２゜８１３が取り込まれる。
レジスタ８２〜８４の谷々２つの出力は２出力テマルチ
プレクサ２３〜２５の各入力端り、ＥＫ後接続れる。デ
マルチプレクサ２３〜２５は各々共通のｔｔｔｌＪ ＠
４１信号Ｓ２１．Ｓ２ｊに従い、２つの出力端０１，０
２のうちのいずれか一方に入力端りのデータを出力し、
他方の出力端を〕・イインピーダンスとするが、このデ
マルチプレクス動作は、イネーブル４ａ号入力端Ｅの４
６号がｆｌＨｌｌの場合に実行され、′Ｌ”の場合は０
１，０２の両方がべ１イインピー、ダンス状態となる。
プレクサ２３〜２５の各入力端り、ＥＫ後接続れる。デ
マルチプレクサ２３〜２５は各々共通のｔｔｔｌＪ ＠
４１信号Ｓ２１．Ｓ２ｊに従い、２つの出力端０１，０
２のうちのいずれか一方に入力端りのデータを出力し、
他方の出力端を〕・イインピーダンスとするが、このデ
マルチプレクス動作は、イネーブル４ａ号入力端Ｅの４
６号がｆｌＨｌｌの場合に実行され、′Ｌ”の場合は０
１，０２の両方がべ１イインピー、ダンス状態となる。
このデマルチプレクサ２３〜２５の出力はクロックＣＬ
ＫＩで態動されるレジスタ８５〜４０に各々記憶される
。レジスタ８５はデマルチプレクするの出力４０１のデ
ータな取り込むと同時に、デマルチプレクサのイネーブ
ル信号Ｓｌｌと制御信号８２１との論理イ誉をとるＡＮ
Ｄゲート４９の出力を取り込む。レジスタ８０はデマル
チプレクサ罠の出力端０２のデータを取り込むと同時に
、デマルチプレクサ罠のイネーブル信号Ｓｌｌと制御信
号８２２との論理積をとるＡＮＤゲート５０の出力を取
り込む。レジスタ８７はデマルチプレクサ囚の出力端０
１のデータを取り込むと同時に、デマルチプレクサ冴の
イネーブル信号８１２′と制＠１信号８２１との論理積
をとるＡＮＤケート５１の出力を取り込む。
ＫＩで態動されるレジスタ８５〜４０に各々記憶される
。レジスタ８５はデマルチプレクするの出力４０１のデ
ータな取り込むと同時に、デマルチプレクサのイネーブ
ル信号Ｓｌｌと制御信号８２１との論理イ誉をとるＡＮ
Ｄゲート４９の出力を取り込む。レジスタ８０はデマル
チプレクサ罠の出力端０２のデータを取り込むと同時に
、デマルチプレクサ罠のイネーブル信号Ｓｌｌと制御信
号８２２との論理積をとるＡＮＤゲート５０の出力を取
り込む。レジスタ８７はデマルチプレクサ囚の出力端０
１のデータを取り込むと同時に、デマルチプレクサ冴の
イネーブル信号８１２′と制＠１信号８２１との論理積
をとるＡＮＤケート５１の出力を取り込む。
レジスタ８８はデマルチプレクサ２４の出力端０２のデ
ータを取り込むと同時に、デマルチプレクサ囚のイネー
ブル信号８１２と制御信号Ｓ２２との論理積をとるＡ、
Ｎ Ｄゲート５２の出力を取り込む。レジスタ８９は
デマルチプレクサ乙の出力端０１のデータ取り込むと同
時に、デマルチプレクサ５のイネーブル信号Ｓ１３と制
御信号８２１との論理績をとるＡＮＤゲート５８の出力
を収り込む。レジスタ４０はデマルチプレクサ局の出力
端０２のデータを取り込むと同時に、デマルチプレクサ
５のイネーブル信号Ｓ１３と副側１イ３号Ｓ２２との論
理積をとるＡＮＤゲート５４の出力を取り込む。レジス
タ８５〜４０の各々に記憶されたデータとイネーブル・
１を号は、デマルチプレクサ２６〜８１のデータ入力端
り及びイネーブル信号入力端Ｅに供給される。これらデ
マルチプレクサ２６〜８１は共通の；１ｉ制御信号Ｓ
ｉ３１ ｐ Ｓ８２に従って、データ入力端りのデータ
を２つの出力端０１．０２のいすか一方に出力し、イｔ
Ｉ４方の出力端をハイインピーダンスとするが、このデ
マルチプレクス動作は、イネーブル信号入力端Ｅの信号
が１０″の場合に美行され、ＩＩ Ｌｌｌの場合は、０
１，０２０両方がハイインピーダンス状態と７よる。こ
のデマルチプレクサ２６〜８１の出力は、クロックＣＬ
Ｋ １で駆動されるラッチ４１に１２ビット並列に取
り込まれて保持される。１２段のシフトレジスタ４２は
フレームパルスＦＰに従ってラッチ４１のデータを］２
段間時に取り込み、クロックＣＬＫＩに従って次段へシ
フトし、出力データＤｏｕｔ を出力する周知のシフ
トレジスタである。循還形シフトレジスタ（保持メモリ
）４８には、１２段のシフトレジスタ４２のいずれかの
段を指定する小ビットのアトＶス□ＩＷ報が任意の順番
に１２飼柁納され−Ｃおり、このアドレス情報かクロッ
クＣＬＫＩに従ってｌ旧人出力される。このアドレスは
デマルチプレクサの８段のパイプライン段数に対応して
８つの部分アドレスＡ１（２ビツト）、Ａ２（１ビツト
）、八３（１ビツト）に分割される。最上位の部分アド
レスＡ１はデコーダ４５で８つの制御Ｉｉν個号個分〜
Ｓ１３にデコードされ、第１段のデマルチプレクサ２２
に供給される。次の位の部分アドレスＡ２はクロックパ
ルスＣＬＫＩで駆動されるレジスタ４３を介してデコー
ダ４６でデコードされ、Ａ１より１クロツクツ（ルス後
に制御信号８２１，８２２として、第２段のデマルチプ
レクサ群乙〜δに供給される。最下位の部分アドレスＡ
３はクロックパルスＣＬ Ｋ １で駆動される２段のシ
フトレジスタを介してデコーダ４７でデコードされ、Ａ
２よりさらに１クロツクツくル、”ス後制御信号８３１
，８３２として、第３段のデマルチプレクサ群２６〜３
１に供給される。
ータを取り込むと同時に、デマルチプレクサ囚のイネー
ブル信号８１２と制御信号Ｓ２２との論理積をとるＡ、
Ｎ Ｄゲート５２の出力を取り込む。レジスタ８９は
デマルチプレクサ乙の出力端０１のデータ取り込むと同
時に、デマルチプレクサ５のイネーブル信号Ｓ１３と制
御信号８２１との論理績をとるＡＮＤゲート５８の出力
を収り込む。レジスタ４０はデマルチプレクサ局の出力
端０２のデータを取り込むと同時に、デマルチプレクサ
５のイネーブル信号Ｓ１３と副側１イ３号Ｓ２２との論
理積をとるＡＮＤゲート５４の出力を取り込む。レジス
タ８５〜４０の各々に記憶されたデータとイネーブル・
１を号は、デマルチプレクサ２６〜８１のデータ入力端
り及びイネーブル信号入力端Ｅに供給される。これらデ
マルチプレクサ２６〜８１は共通の；１ｉ制御信号Ｓ
ｉ３１ ｐ Ｓ８２に従って、データ入力端りのデータ
を２つの出力端０１．０２のいすか一方に出力し、イｔ
Ｉ４方の出力端をハイインピーダンスとするが、このデ
マルチプレクス動作は、イネーブル信号入力端Ｅの信号
が１０″の場合に美行され、ＩＩ Ｌｌｌの場合は、０
１，０２０両方がハイインピーダンス状態と７よる。こ
のデマルチプレクサ２６〜８１の出力は、クロックＣＬ
Ｋ １で駆動されるラッチ４１に１２ビット並列に取
り込まれて保持される。１２段のシフトレジスタ４２は
フレームパルスＦＰに従ってラッチ４１のデータを］２
段間時に取り込み、クロックＣＬＫＩに従って次段へシ
フトし、出力データＤｏｕｔ を出力する周知のシフ
トレジスタである。循還形シフトレジスタ（保持メモリ
）４８には、１２段のシフトレジスタ４２のいずれかの
段を指定する小ビットのアトＶス□ＩＷ報が任意の順番
に１２飼柁納され−Ｃおり、このアドレス情報かクロッ
クＣＬＫＩに従ってｌ旧人出力される。このアドレスは
デマルチプレクサの８段のパイプライン段数に対応して
８つの部分アドレスＡ１（２ビツト）、Ａ２（１ビツト
）、八３（１ビツト）に分割される。最上位の部分アド
レスＡ１はデコーダ４５で８つの制御Ｉｉν個号個分〜
Ｓ１３にデコードされ、第１段のデマルチプレクサ２２
に供給される。次の位の部分アドレスＡ２はクロックパ
ルスＣＬＫＩで駆動されるレジスタ４３を介してデコー
ダ４６でデコードされ、Ａ１より１クロツクツ（ルス後
に制御信号８２１，８２２として、第２段のデマルチプ
レクサ群乙〜δに供給される。最下位の部分アドレスＡ
３はクロックパルスＣＬ Ｋ １で駆動される２段のシ
フトレジスタを介してデコーダ４７でデコードされ、Ａ
２よりさらに１クロツクツくル、”ス後制御信号８３１
，８３２として、第３段のデマルチプレクサ群２６〜３
１に供給される。
第５図は第４図の動作を説明するためのタイミｙ ｒ−
チ、ヤートテする。フレームノくルスＦＰがフレームの
区切りを示しており、各フレームで１２個のデータの取
り込みと、前フレーム（（取り込まれていた１２（固の
データのシフトレジスタからの取り出しを行う。ＣＬ
Ｋ １の１〜１２０間ではデータｂ１〜ｂ １２がラッ
チ２１に順次取り込まれろ（第５図Ｄ・ ）。同様にＣ
ＬＫＩの１３〜２４の間にデータＣｎ １〜ｃ１２、ＣＬ Ｋ １の２５〜３６の間にｄ １〜
ｄ １２が取り込まれる。−力保持メモリ４８からは、
データを書込むためのアドレスがＣＬＫＩに同期して送
出される。例えば、ＣＬ ｉ（１の第１２番目のサイク
ルからの１２サイクルの間にデータｂ１〜ｂ １２を書
込むためのランダムなアドレスｂＡ、ｂＩ、が送出され
る。これらのアドレスのうちｂＡに注目すると、まずそ
の最上位部分アドレスｂＡ１のデコード信号８１１ 、
８１２ 、８１３はデマルチプレクサ乙に入力され、こ
の信号で選択された出力端にデータｂ１を出力する。す
なわち最終的に書込みの対象となる１２段のシフトレジ
スタのうち４段が選択される。従って、例えば５１１＝
Ｈ、５１２＝Ｌ 、 ５１３＝Ｌで出力端０１を選択し
た場合は、レジスタ３２にデータｂｌ及びＳ １１ ＝
Ｈが取り込まれる。このときレジスタ３３ 、３４の
イネーブル信号格納部には、Ｓ １２ ： Ｓ １３
＝ Ｌが取り込、まれる。デマルチプレクサ２２の出力
端０２．０３はハイインピーダンス状態となるので、こ
れを取り込むレジスタ羽、３４のデータ格納部は前の値
を保持する。部分アドレスｂＡ２は１クロツク遅延した
後、デコーダ４６に供給されてデコード８２１，８２２
となる。この信号を受けるデマルチプレクサ２３〜２５
のうち、イネーブル信号が”Ｈ″となっているＳ１ｉを
供給されるデマルチプレクサ乙のみがマルチプレクサ動
作を実行し、イネーブル信号が”Ｌ″となっているＳ
１２’、 Ｓ １３’を供給されるデマルチプレクサ別
、２５は、いずれの出力端もハイインピーダンス状態と
なる。従って、レジスタ３５〜４０のデータ格納部には
デマルチプレクサ乙の出力に接続されているレジスタあ
とあのみにデータが供給され、残りのレジスタ３７〜４
０にはデータが供給されず、前のデータが保持される。
チ、ヤートテする。フレームノくルスＦＰがフレームの
区切りを示しており、各フレームで１２個のデータの取
り込みと、前フレーム（（取り込まれていた１２（固の
データのシフトレジスタからの取り出しを行う。ＣＬ
Ｋ １の１〜１２０間ではデータｂ１〜ｂ １２がラッ
チ２１に順次取り込まれろ（第５図Ｄ・ ）。同様にＣ
ＬＫＩの１３〜２４の間にデータＣｎ １〜ｃ１２、ＣＬ Ｋ １の２５〜３６の間にｄ １〜
ｄ １２が取り込まれる。−力保持メモリ４８からは、
データを書込むためのアドレスがＣＬＫＩに同期して送
出される。例えば、ＣＬ ｉ（１の第１２番目のサイク
ルからの１２サイクルの間にデータｂ１〜ｂ １２を書
込むためのランダムなアドレスｂＡ、ｂＩ、が送出され
る。これらのアドレスのうちｂＡに注目すると、まずそ
の最上位部分アドレスｂＡ１のデコード信号８１１ 、
８１２ 、８１３はデマルチプレクサ乙に入力され、こ
の信号で選択された出力端にデータｂ１を出力する。す
なわち最終的に書込みの対象となる１２段のシフトレジ
スタのうち４段が選択される。従って、例えば５１１＝
Ｈ、５１２＝Ｌ 、 ５１３＝Ｌで出力端０１を選択し
た場合は、レジスタ３２にデータｂｌ及びＳ １１ ＝
Ｈが取り込まれる。このときレジスタ３３ 、３４の
イネーブル信号格納部には、Ｓ １２ ： Ｓ １３
＝ Ｌが取り込、まれる。デマルチプレクサ２２の出力
端０２．０３はハイインピーダンス状態となるので、こ
れを取り込むレジスタ羽、３４のデータ格納部は前の値
を保持する。部分アドレスｂＡ２は１クロツク遅延した
後、デコーダ４６に供給されてデコード８２１，８２２
となる。この信号を受けるデマルチプレクサ２３〜２５
のうち、イネーブル信号が”Ｈ″となっているＳ１ｉを
供給されるデマルチプレクサ乙のみがマルチプレクサ動
作を実行し、イネーブル信号が”Ｌ″となっているＳ
１２’、 Ｓ １３’を供給されるデマルチプレクサ別
、２５は、いずれの出力端もハイインピーダンス状態と
なる。従って、レジスタ３５〜４０のデータ格納部には
デマルチプレクサ乙の出力に接続されているレジスタあ
とあのみにデータが供給され、残りのレジスタ３７〜４
０にはデータが供給されず、前のデータが保持される。
また、イネーブル信号格納部には、イネーブル信号と制
御信号との論理積が入力されるので、イネーブル信号Ｓ
１１’がｔｔＬ”となっているレジスタ３７〜４０に
は“Ｌ”が記憶される。例えば制御信号Ｓ２１ ＝ ”
Ｈ” 、 Ｓ ２２ ＝ ”Ｌ″′により、デマルチプ
レクサ乙の出力端０１が選択されると、０１にデータが
出力され、０２はハイインピーダンスとなる。また、Ａ
ＮＤゲート４９の出力がＩＩ ＨＩＩ、ＡＮＤゲート刃
の出力はｔｔＬ”となる。従って、レジスタあにはデー
タとイネーブル信号ｔＬ ＨＩＩが、レジスタ３６には
イネーブル信号パＬ”が記憶される。従って、書込み対
象となるシフトレジスタは、この時点で部分アドレスｂ
Ａ１．ｂＡ２で選ばれた２段に絞られる。最下位部分ア
ドレスはさらに１クロツク遅延した後デコーダに供給さ
れ、デコード信号８３１，８３２となる。この信号を受
けるデマルチプレクサ２６〜３１のうち、イネーブル信
号としてｔｔＨ”が供給されているのはデマルチプレク
サあのみであるので、これが制御信号８３１，８３２に
従うデマルチプレクスを実行し、他のデマルチプレクサ
２７〜３１の出力はノ１イインピーダンスとなる。従っ
て、例えば８３に１ＬＨ”、 Ｓ ３２ ＝ ”Ｌ”の
出力端０１が選択されると、入力データは０１に出力さ
れる。このとき１２ビツトのラッチ４１には、このデー
タの供給される１ビツトのみが書込れ、残りの１１ピツ
トにはハイインピーダンス状態が供給されるので、前の
値を保持する。こうして、部分アドレスｂＡ１．ｂＡ２
．ｂＡ３で決定される１段が選択され、そこに入力デー
タが書込まれる。
御信号との論理積が入力されるので、イネーブル信号Ｓ
１１’がｔｔＬ”となっているレジスタ３７〜４０に
は“Ｌ”が記憶される。例えば制御信号Ｓ２１ ＝ ”
Ｈ” 、 Ｓ ２２ ＝ ”Ｌ″′により、デマルチプ
レクサ乙の出力端０１が選択されると、０１にデータが
出力され、０２はハイインピーダンスとなる。また、Ａ
ＮＤゲート４９の出力がＩＩ ＨＩＩ、ＡＮＤゲート刃
の出力はｔｔＬ”となる。従って、レジスタあにはデー
タとイネーブル信号ｔＬ ＨＩＩが、レジスタ３６には
イネーブル信号パＬ”が記憶される。従って、書込み対
象となるシフトレジスタは、この時点で部分アドレスｂ
Ａ１．ｂＡ２で選ばれた２段に絞られる。最下位部分ア
ドレスはさらに１クロツク遅延した後デコーダに供給さ
れ、デコード信号８３１，８３２となる。この信号を受
けるデマルチプレクサ２６〜３１のうち、イネーブル信
号としてｔｔＨ”が供給されているのはデマルチプレク
サあのみであるので、これが制御信号８３１，８３２に
従うデマルチプレクスを実行し、他のデマルチプレクサ
２７〜３１の出力はノ１イインピーダンスとなる。従っ
て、例えば８３に１ＬＨ”、 Ｓ ３２ ＝ ”Ｌ”の
出力端０１が選択されると、入力データは０１に出力さ
れる。このとき１２ビツトのラッチ４１には、このデー
タの供給される１ビツトのみが書込れ、残りの１１ピツ
トにはハイインピーダンス状態が供給されるので、前の
値を保持する。こうして、部分アドレスｂＡ１．ｂＡ２
．ｂＡ３で決定される１段が選択され、そこに入力デー
タが書込まれる。
以上の動作はアドレスｂＢ・・・ｂＬに対して連続的に
行われ、次のフレームにおいて、シフトレジスタから順
次出力される。デマルチプレクサのパイプライン化によ
り、ランダムアドレスの曹込みが、シフトレジスタ４２
からのデータの出力と同じ周期で並行して実行される。
行われ、次のフレームにおいて、シフトレジスタから順
次出力される。デマルチプレクサのパイプライン化によ
り、ランダムアドレスの曹込みが、シフトレジスタ４２
からのデータの出力と同じ周期で並行して実行される。
しかも、シフトレジスタ４２からのデータの出力はシー
ケンシャルリー ドに等しいので、ランダムライト、シ
ーケンシャルリードによる時間スイッチ機能は明らかで
ある。
ケンシャルリー ドに等しいので、ランダムライト、シ
ーケンシャルリードによる時間スイッチ機能は明らかで
ある。
なお、第４図の実施例において、パイプライン化するた
めに用いられ１いる２ビツト幅のレジスタ３２〜４０は
いずれも各ビットがシフトレジスタ１段分と同じ機能を
もち、逆相のクロックで動作する２個のラッチから成る
。即ち前段ラッチでデータを取り込んでいる間は、後段
ラッチは既に取り込んであるデータを保持している。こ
の前段のラッチを前段のデマルチプレクサ、後段のラッ
チを後段のデマルチプレクサのＶ己憶機能とみなせば、
各デマルチプレクサは、その入力端及び出力端に各々ラ
ッチのついた同−構成の回路モジュールとなる。例えば
デマルチプレクするとレジスタ３２の後段のラッチ及び
レジスクア、３６の前段ラッチから成る記憶機能付きデ
マルチプレクサモジュールと、デマルチブレフサ冴とレ
ジスタ３３の後段のラッチ及びレジスタ３７ 、３８の
前段のラッチから成る記憶機能付きデマルチチ４プレク
サモジュー〃と、デマルチプレクサ５とレジスタ３４の
後段のラッチ及びレジスタ３９ 、４０の前後のラッチ
から成る記憶機能付きデマルチプレクサモジュールは、
いずれも同一の回路モジュールである。第４図に示す例
ではトリー状に構成された３段のパイプラインデマルチ
プレクサを示しているが、より大規模のスイッチを実現
する際はパイプライン段数が増加し、前述の回路モジュ
ールが多数使用される。
めに用いられ１いる２ビツト幅のレジスタ３２〜４０は
いずれも各ビットがシフトレジスタ１段分と同じ機能を
もち、逆相のクロックで動作する２個のラッチから成る
。即ち前段ラッチでデータを取り込んでいる間は、後段
ラッチは既に取り込んであるデータを保持している。こ
の前段のラッチを前段のデマルチプレクサ、後段のラッ
チを後段のデマルチプレクサのＶ己憶機能とみなせば、
各デマルチプレクサは、その入力端及び出力端に各々ラ
ッチのついた同−構成の回路モジュールとなる。例えば
デマルチプレクするとレジスタ３２の後段のラッチ及び
レジスクア、３６の前段ラッチから成る記憶機能付きデ
マルチプレクサモジュールと、デマルチブレフサ冴とレ
ジスタ３３の後段のラッチ及びレジスタ３７ 、３８の
前段のラッチから成る記憶機能付きデマルチチ４プレク
サモジュー〃と、デマルチプレクサ５とレジスタ３４の
後段のラッチ及びレジスタ３９ 、４０の前後のラッチ
から成る記憶機能付きデマルチプレクサモジュールは、
いずれも同一の回路モジュールである。第４図に示す例
ではトリー状に構成された３段のパイプラインデマルチ
プレクサを示しているが、より大規模のスイッチを実現
する際はパイプライン段数が増加し、前述の回路モジュ
ールが多数使用される。
また初段のデマルチプレクサ２２は、ラッチ２１と、レ
ジスタ３２ 、３３ 、３４の前段のラッチにより機憶
機能付きデマルチプレクサとなる。この場合は入力側ラ
ッチはデータ用ラッチのみであり、出力側ラッチが、デ
ータ用及びイネーブル信号格納用の２ピツト構成となる
。また、最終段のデマルチプレクサは例えば、２６にお
いては、入力側ラッチがレジスタあの後段ラッチであり
、データ用とイネーブル信号格納用の２ビツト構成であ
り、出力側ラッチがランチ４１０２ビツト分で構成され
る記憶機能付きデマルチプレクサとなっている。
ジスタ３２ 、３３ 、３４の前段のラッチにより機憶
機能付きデマルチプレクサとなる。この場合は入力側ラ
ッチはデータ用ラッチのみであり、出力側ラッチが、デ
ータ用及びイネーブル信号格納用の２ピツト構成となる
。また、最終段のデマルチプレクサは例えば、２６にお
いては、入力側ラッチがレジスタあの後段ラッチであり
、データ用とイネーブル信号格納用の２ビツト構成であ
り、出力側ラッチがランチ４１０２ビツト分で構成され
る記憶機能付きデマルチプレクサとなっている。
第６図にデマルチプレクサをＭＯＳ）ランジスタで構成
した回路例をデマルチプレクサ乙を例に示す。トランス
ファゲートで構成できるので、電力を消費せず、素子数
も少（高速に動作する。
した回路例をデマルチプレクサ乙を例に示す。トランス
ファゲートで構成できるので、電力を消費せず、素子数
も少（高速に動作する。
また、記憶機能付きデマルチプレクサモジュールとして
は、第７図にデマルチプレクサ乙とその前後のラッチを
含むモジュータを例に示すごとく、ラッチ７１〜７３で
構成し、ラッチ７２ 、７３のクロック入力端への信号
を、制御信号およびイネーブル信号で制御することで実
現することもできる。
は、第７図にデマルチプレクサ乙とその前後のラッチを
含むモジュータを例に示すごとく、ラッチ７１〜７３で
構成し、ラッチ７２ 、７３のクロック入力端への信号
を、制御信号およびイネーブル信号で制御することで実
現することもできる。
上述の実施例によれば、ランダムライトがレジスタとデ
マルチプレクサによるパイプラインデマルチプレクサで
行われるので、いずれの動作もほぼシフトレジスタ゛の
動作速度で実行される。これはメモリの１サイクルタイ
ムに比べて極めて高速である。しかも、書込みと読出し
が同時に実行できることから、所要サイクル数が書込み
と読出しを別々に行うメモリに比べて半分ですむ。更に
レジスタ、ラッチ等のｉ己憶回路は、毎サイクルデータ
が書込まれるので、ダイナミック回路が使用できる。こ
のため少い素子数と少い消費電力で実現できる。しかも
小規模のマルチプレクサモジュールをくり返し並べて実
現できるので、設計が容易で、かつ、高密度に集積でき
るため、ＬＳＩに適している。すなわち従来のメモリで
は不可能な高速化と大規模化とが同時に達成され、ディ
ジタル交換機の小形化、低電力化、経済化を促進すると
いう利点を有する。
マルチプレクサによるパイプラインデマルチプレクサで
行われるので、いずれの動作もほぼシフトレジスタ゛の
動作速度で実行される。これはメモリの１サイクルタイ
ムに比べて極めて高速である。しかも、書込みと読出し
が同時に実行できることから、所要サイクル数が書込み
と読出しを別々に行うメモリに比べて半分ですむ。更に
レジスタ、ラッチ等のｉ己憶回路は、毎サイクルデータ
が書込まれるので、ダイナミック回路が使用できる。こ
のため少い素子数と少い消費電力で実現できる。しかも
小規模のマルチプレクサモジュールをくり返し並べて実
現できるので、設計が容易で、かつ、高密度に集積でき
るため、ＬＳＩに適している。すなわち従来のメモリで
は不可能な高速化と大規模化とが同時に達成され、ディ
ジタル交換機の小形化、低電力化、経済化を促進すると
いう利点を有する。
以上述べたごとく本発明によれば、記憶機能付きデマル
チプレクサとシフトレジスタによる出力が並行して行わ
れるので、スループットの高い時間スイッチ回路を得る
ことができる。
チプレクサとシフトレジスタによる出力が並行して行わ
れるので、スループットの高い時間スイッチ回路を得る
ことができる。
第１図は従来例を示す図、第２図は本発明の一実施例を
示す図、第３図は第２図を説明するタイミングチャート
、第４図は本発明の他の実施例を示す図、第５図は第４
図を説明するタイミングチャート、第６図は第４図のデ
マルチプレクサの回路例を示す図、第７図は第４図の記
憶機能付デマルチプレクサモジュールの第１４成例を示
す図である。 １１・・・記憶機能付デマルチプレクサ、 １２・・・
シフトレジスタ、 １３・・・保持メモリ。 Ｖ〆一 代理人 弁理士 鈴 木 誠 １ 第２図
示す図、第３図は第２図を説明するタイミングチャート
、第４図は本発明の他の実施例を示す図、第５図は第４
図を説明するタイミングチャート、第６図は第４図のデ
マルチプレクサの回路例を示す図、第７図は第４図の記
憶機能付デマルチプレクサモジュールの第１４成例を示
す図である。 １１・・・記憶機能付デマルチプレクサ、 １２・・・
シフトレジスタ、 １３・・・保持メモリ。 Ｖ〆一 代理人 弁理士 鈴 木 誠 １ 第２図
Claims (2)
- （１） アドレスを供給する手段と、時分割多重され
て入力されるデータを上記アドレス供給手段からのアド
レスに従う位置に記憶し、該記憶データを並列に出力す
る記憶機能付デマルチプレクサ手段と、該記憶機能付デ
マルチプレクーシ手段から出力される並列データを取り
込み、該データを順次出力する手段とからなり、上記時
分割多重されて入力されたデータを入力時の順番と異な
る順番で出力することを特徴とする時間スイッチ回路。 - （２）上記記憶４Ｈ能付デマルチプレクサ手段は、多数
の記憶機能付・デマルチプレクサモジュールをトリー状
に多段に接続して楢成し、各段をパイプライン動作させ
ることを特徴とする特許請求の範囲第１項記載の時間ス
イッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22139182A JPS59111499A (ja) | 1982-12-17 | 1982-12-17 | 時間スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22139182A JPS59111499A (ja) | 1982-12-17 | 1982-12-17 | 時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59111499A true JPS59111499A (ja) | 1984-06-27 |
| JPS6347396B2 JPS6347396B2 (ja) | 1988-09-21 |
Family
ID=16766032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22139182A Granted JPS59111499A (ja) | 1982-12-17 | 1982-12-17 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111499A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191500A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換スイツチ |
| JPS6478095A (en) * | 1987-09-18 | 1989-03-23 | Nippon Telegraph & Telephone | Time switch |
-
1982
- 1982-12-17 JP JP22139182A patent/JPS59111499A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191500A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換スイツチ |
| JPS6478095A (en) * | 1987-09-18 | 1989-03-23 | Nippon Telegraph & Telephone | Time switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347396B2 (ja) | 1988-09-21 |
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