JPH01260558A - バスインタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバスインタフェースに関し、特にアドレスとデ
ータを時分割で転送するバスインタフェースに関する。

〔従来の技術〕

従来のバスインタフェース回路について第５図を用いて
説明する。

第５図は、バスインタフェース１０とメモリ１３とを接
続して、データをリードする時のフロック図である。

まず、構成要素について説明する。

アドレスデコーダ１１は、メモリを選択するアドレスへ
８〜Ａ１５信号をデコードして対応するメモリ１３にチ
ップセレクト信号Ｃ８を発生し、該当メモリをイネーブ
ルにする。

ラッチ１２は、ＡＬＥ信号が“１′の時に下位アドレス
データをＡＤＯ〜ＡＩ）７よシ取り込み、アドレスバス
に出力する。

メモリ１３ｔ−ｊ、チップセレクト信号Ｃ８が１クテイ
フ゛であって、かつ、出力許可信号ＯＥがアクティブの
間データを出力する。

次に、動作について説明する。

従来のバスインタフェースは、アドレス／データを時分
割に制御する場合、ＡＬＥ信号がアクティブレベルの間
は、アクセスするメモリのアドレスを出力するだめのア
ドレスバスとして動作し、また、読み出し制御信号Ｒ１
）がアクティブレベルの間は、メモリ１３からの読みｄ
１シデータを取９込むだめのデータバスとして動作する
。

そノｉｔめ、応答速度の遅いメモｌ）　ｆバスインタフ
ェースに接続した場合、次にアクセスするメモリの１ド
レスを出力するまでにメモリの出力端子がオフ状態にな
らず、アドレスとデータが衝突してしまう可能性が生じ
る。

〔発明が解決しようとする課題〕

上述した従来のバスインタフェースは、読み出し制御信
号がインアクティブになった後、アドレス情報が出力き
れる迄の時間が固定となっているため、応答速度が遅い
メモリをバスイア１７エースに接続したり、ＣＰＵクロ
ックを＾速にした場合、次にアクセスするメモリのアド
レスを出力する迄にメモリの出力端子がオフ状態になら
ず、次にアクセスするアドレスとメモリから絖み出した
データがバス上で衝突してし甘うので、応答速度の遅い
メモリを接続できないという欠点がある。

〔課題ｆｃ解決するだめの手段〕

本発明のバスインタフェース回路の構成は、アドレスと
データを時分割で転送するバスインタフェース回路にお
いて、そのデータの読み出し制御信号がインアクティブ
になった後、そのデータのアドレス情報を出力する才で
の時間をプログラマグルに制御する手段を言んで構成さ
れる事針特徴どする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の回路比である。

本実施例のバスインタフェース回路は、カウンタの値を
基に基本タイミングサイクルを作っている。

捷ず、構成要素を説明する。

クロックＩＩ−ｊｌカウンタ２の人力信号で、カウンタ
２はクロック１を人力としてカウントアツプ動作を行い
、３ピツトのバイナリカウンタで、カウンタ出力ＱＡ、
ＱＢ、Ｑ、をデコーダ３に出力する。

デコーダ３は、カウンタ出力Ｑ、、ＱＢ　、Ｑ。

をデコードしてカウンタ値がｎの時にデコーダ出力Ｑｎ
（ｎ＝ｏ〜７）を出力する。

フラグ４は１ビツトのフラグで、読み出し制御信号がイ
ンアクティブになってからアドレスを出力する才での時
間の制御を付う。フラグ４はＣ１’Ｕ（図示せず）から
値をライトすることができる。

ＡＮＤゲート５は、デコーダ出力Ｑ６とフラグ４の出力
を入力とする２人力ＡＮＤゲートで、ＮＯＲゲー）６に
結果を出力する。

ＮＯＲゲート６は、ＡＮＤゲート５の出力及びデコーダ
出力Ｑ３．Ｑ、、Ｑ５を入力とする４人力ＮＯＲゲート
である。

０１（ゲート７は、デコーダ出力Ｑｏ、Ｑｔを入力とす
る２人力ＯＲゲートである。

バスバッファ２０は、０几ゲート７の出力が１１゛の時
にオンとなる回路で、下位アドレス信号２３をアドレス
／データバス２４に出力する。

出力バッファ２１は、ＮＯＲゲート６の出力をＲＤ端子
２５に出力するためのバッファである。

出力バッファ２２は、デコーダ出力Ｑ。をＡＬＥ端子２
６に出力するためのバッファである。

下位アドレス信号２３ｉ−１，参照するメモリの下位８
ビ、トのアドレスを示す信号である。

次に、動作について説明する。

デコーダ３は、カウンタ出力Ｑ、、ＱＢ、Ｑｏをデコー
ドしてデコーダ出力Ｑｏ”Ｑ７を発生する。

各デコーダ出力が“１“の時の動作を説明する。

Ｑｏが１１”の期間、バッファ２２を介してＡＬＥ端子
２６が１１ｍとなる。同時に、下位アドレス信号２３ｆ
：パスバッファ２０を介してアドレス／データバス２４
に出力する。Ｑｌが１１１の期間も、パスバッファ２０
はオンする。

従がって、下位アドレス信号２３をアドレス／データバ
ス２４よシ出力するのは、Ｑｏ　ｖ　Ｑｔに渡ってｓ１
′を出力している２ｖイクルの間である。

Ｑｚが１１’の期間は、パスバッファ２ｏがオフになる
ことによシアドレス／データバス２４はハイインピーダ
ンスとなる。

Ｑ３．Ｑ４．Ｑ５に渡ってｆｌｆｆを出力している間、
Ｎ’ＯＲゲート６によって出力バッファに１０１が出力
され、几り端子２５はアクティブレベルとなシ、このＲ
Ｄ端子２５がアクティブになっている間、メモリ１３が
データを出力する。

したがって、デコーダ出力Ｑ３．Ｑ４．Ｑ５に渡って１
１ｆを圧力している３ｖイクルの間、メモリ１３がリー
ドデータを出力している。

デコーダ出力Ｑ６の出力が１１１の時に、フラグ４の値
によ＃）ＲＤ端子に出力する値を切り換える。すなわち
、フラグ４の値が１１１ならばＮＯＲゲート６の出力は
１０１となるため、Ｑ５のサイクルと同様、■端子２５
は“０°を出力し続け、メモリ１３はデータを圧力して
いる。また、フラグ４の１直が”ｏ’ｆＸ、らばＩＮ’
　ＯＲケート６の出力は１１１となるため、ＲＤ端子は
１１１を出力し、メモＩＪＩ３Ｖｉデータを出力せず、
アドレス／データバスはハイインピーダンスとなるＯデ
コーダ出力Ｑ。−Ｑ７のそれぞれのタイミング動作を第
２図に示す。

Ｔｏ−Ｔ、ｆイクルは、Ｑ　ｏ＝　Ｑ　７がそれぞれＪ
ｌの期間に対応している。

モード１はフラグを１１１にセットした場合で、面信号
がインアクティブになってからアドレスを出力する迄の
時間が短かいモードである。

モード２は１．フラグを１０１にセットした場合で、面
信号がインアクティブになってからアドレスを出力する
迄の時間が長いモードである。

以上のように、本実施例では、ＲＤ信号２５がインアク
ティブになってからアドレスを出力するまでの時間をプ
ログラマブルに可変できる。

そのため、第２図の様にＫｌ）信号がインアクティブに
なってからアドレスを出力する才での時間ｔｄ、、ｔｄ
２は、本実施ではモードに応じて、それぞれＬｉｏｎｓ
、２２０ｎｓになる。その結果、ＲＤ倍信号インアクテ
ィブになっ−Ｃからデータが切れる迄の時間をｔＤＦと
すると、日本電気膜μＰＤ２７２５６ＤでＶｉｔｂｙは
ＩＱ５ｎｓＭａｘ、であるのに対し、日本成気製μＰＤ
２７２５６ＡＤではｔＤＦは１３０ｎｓ　ＭＡＸ、で、
従来ナラ接ｆｆ１ｆｅなかったμＰＤ２７２５６ＡＤも
、フラグ４の値を１０１にセットすることによって接続
が可能となるＯ なお、本実施例ではフラグ４がレジスタの場合のみを示
しているが、端子から直接値を人力しても、以上の動作
を実現することができる。

第３図は本発明の第２の実施例の回路図である。

第１の実施例においては、フラグの直に応じて、読み出
し制御信号ＲＤのインアクティブになるタイミングをコ
ントロールしていたが、本実施例においては、フラグの
１直に応じて、次にアドレスを出力するタイミングを遅
らせている。

まず、各構成要素について説明する。

カウンタ２．デコーダ３．ＯＲゲート７、パスバッファ
２０．出力パスバッファ２１については、第１の実施例
と同様である。クロック１は、クロック保留回路９の人
力信号である。

フラグ４は１ピツトのフラグで、デコーダ出力Ｑ７が１
１１の時に、読み出し制御信号がインアクティブになっ
てからアドレスを出力する迄の時間の制御を行う。この
フラグ４は、ＣＰＵ（図示せず）から値をライトするこ
とができる。

ＡＮＤゲート５は、デコーダ出力Ｑ７　とフラグ４の出
力を人力とする２人力ＡＮＤゲートで、クロック保留信
号８を出力する。

ＮＯＲゲート６は、デコーダ出力Ｑ３＋Ｑ４＋Ｑ５＋Ｑ
６を人力とする４人力ＮＯＲゲートである。

クロック保留回路９は、クロック保留信号８が１１１の
時にクロック１を１＋ｔ′イクル保留する回路で、カウ
ンタ２をカウントアツプする信号であるカウントクロッ
ク１０を出力する。

出力バッファ２２はデコーダ出力ＱＯをＡＬＥ端子２６
に出力するだめのバッファである。

下位アドレス信号２３Ｆｉ、参照するメモリ１３の下位
８ビツトのアドレスを示す信号である。

次に、動作について説明する０ カウントクロック１０の入力によってカウンタ２がカウ
ント動作を行ない、カウンタ出力９人。

Ｑ、、Ｑ、をデコーダ３に出力するＯ デコーダ３はカウンタ出力９人、　ＱＢ　、　Ｑ　Ｏを
デコードし、デコード出力Ｑ。〜Ｑ７を発生する。

各デコーダ出力が１１“の時の動作を説明する。

Ｑ０〜Ｑ５が”１″のサイクルでは、実施例１と一１〇
− 同様な動作を行なう。

Ｑｏが′１“の間は、Ｑ５のツーイクルと同様ＲＤ端子
２５は”１“を出力し、アドレス／データフくス２４よ
り読み込みデータ２７を人力する。

Ｑ７がＭ　１　’ｌになると、フラグ４の値に、ｉニジ
クロック１をマスクするか否かを切り換える事が出来る
。

すなわち、フラグ４が１１を出力しでいれば、ＡＮＤゲ
ート５がクロック保留信号８をクロック保留回路９に出
力する。その後、クロック保留回路９Ｌｒｉクロツク１
をマスクし、カウントクロック１０は引き延ばされるた
め、カウンタ２は以後１サイクルの間カウントアツプ動
作を行なわない。

そのため、Ｑｏか１１１になるタイミングが１サイクル
後に遅れ、結果として、アドレスを出力するタイミング
が１サイクル遅くなる。

次に、フラグ４がｌＯｗを出力していれば、クロック保
留信号８はアクティブにならないため、そのま才Ｑｏの
サイクルから同様な動作を繰υ返す。第４図に一連のタ
イミングを示す。

以」−のように、本実施例は、次のアドレスデータを出
力するタイミングを後にずらすことにより、アドレス／
データバス上でリードデータとアドレスデータとが衝突
する危険を回避することができる０ 壕だ、第１の実施例と比較して、読み込み制御信号を短
くする必要がないため、メモリを接続する際の制限が少
ないというオ（」点がある。

〔発明の効果〕

以上説明したように本発明は、読み出し制御信号がイン
アクティブになった後、アドレス情報全出力する迄の時
間をプログラマブルに選択できる様にする事によシ、Ｗ
Ｙみ出し制御信号がインアクティブＶＣなってからデー
タか切れる迄の時間が長いメモリにも、号だ短いメモリ
にも接続する事ができる効果がある。

【図面の簡単な説明】

第１図に本発明の第１の実施例のバスインタフェースの
回路図、第２図は第１図の［−回路の動作タイミングを
示すタイミングチャート、第３図ハ第２の実施例のバス
インタフェースの回路図、第４図は第３図の回路の動作
タイ（ングを示すタイミングチャート、第５図は従来の
バスインタフェースの構成例を示す図である。 １・・・・・・クロック、２・・・・・・カウンタ、３
・・・・・・デコーダ、４・・・・・・フラグ、５・・
・・・・Ａ　Ｎ　Ｉ）ゲート、６・・・・・・Ｎ　ＯＲ
ゲート、７・・・・・・Ｏｌ（、ケート、８・・・・・
クロアク保留信号、９・・・・・・クロック保留回路、
１０・・・・・・カウントクロック、１１・・・・・・
アドレスデコーダ、１２・・・・・・ラッチ、１３・・
・・メモリ、２０・・・・・・パスバッファ、２１．２
２・・・・・・出力バッファ、２３・・・・・・下位ア
ドレス信号、２４・・・・・・アドレス／データバス、
２５・・・・・ＲＤ端子、２６・・−・・ＮＬＥ端子、
２７・・・・・・読み込みデータ。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. アドレスとデータを時分割で転送するバスインタフェー
   ス回路において、そのデータの読み出し制御信号がイン
   アクティブになった後、そのデータのアドレス情報を出
   力するまでの時間をプログラマブルに制御する手段を含
   んで構成される事を特徴とするバスインタフェース回路
   。