JPH0212437B2 - - Google Patents
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- JPH0212437B2 JPH0212437B2 JP15617183A JP15617183A JPH0212437B2 JP H0212437 B2 JPH0212437 B2 JP H0212437B2 JP 15617183 A JP15617183 A JP 15617183A JP 15617183 A JP15617183 A JP 15617183A JP H0212437 B2 JPH0212437 B2 JP H0212437B2
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Links
- 238000013500 data storage Methods 0.000 claims 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 10
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 102220103881 rs201490575 Human genes 0.000 description 1
- 102220144047 rs7667001 Human genes 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデイジタル通話路装置等において中心
的役割を果たしている大容量で高速な時間スイツ
チ回路に関するものである。
的役割を果たしている大容量で高速な時間スイツ
チ回路に関するものである。
周知のように、時間スイツチはデイジタル変換
機の通話路装置に用いられ、入力データの時間的
順序を入れ換えることにより時分割交換を行う機
能を有している。この種の時間スイツチで、とく
に高速性と大容量性を備えたものとして、第１図
に示すようなデータ選択機能を段階的に行うもの
がある（特願昭57−150310号）。これは、シフト
レジスタ２１に取り込んだ１フレーム分（この例
では12ケ）のデータをラツチ２２に一旦ラツチ
し、そのうちの半分を初段のマルチプレクサ２３
〜２８で選択して遅延素子（レジスタ）３３〜３
８により遅延を与えた後、マルチプレクサ２９〜
３１で更に半分を選択して遅延素子（レジスタ）
３９〜４１で遅延を与え、更にマルチプレクサ３
２で、このうちの１ケを選択し、ラツチ４８より
出力するものである。４７はアドレス情報（Ａ
１，Ａ２，Ａ３）が保持された循還シフトレジス
タ構造の保持メモリであり、順次、部分アドレス
Ａ１は直接デコーダ４４でデコードしてマルチプ
レクサ２３〜２８の制御信号Ｓ１とし、部分アド
レスＡ２はレジスタ４２を介しデコーダ４５でデ
コードしてマルチプレクサ２９〜３１の制御信号
Ｓ２とし、さらに部分アドレスＡ３は２段シフト
レジスタ４３を介しデコーダ４６でデコードして
マルチプレクサ３２の制御信号Ｓ３とすることに
より、保持メモリ４７のアドレス情報（Ａ１，Ａ
２，Ａ３）で指定された１ケのデータを段階的に
選択して出力する動作を、シフトレジスタ２１に
取り込んだ１フレーム分のデータに対して連続的
に繰り返すのである。CLK１はクロツクパルス、
FPはフレームパルスを示す。
機の通話路装置に用いられ、入力データの時間的
順序を入れ換えることにより時分割交換を行う機
能を有している。この種の時間スイツチで、とく
に高速性と大容量性を備えたものとして、第１図
に示すようなデータ選択機能を段階的に行うもの
がある（特願昭57−150310号）。これは、シフト
レジスタ２１に取り込んだ１フレーム分（この例
では12ケ）のデータをラツチ２２に一旦ラツチ
し、そのうちの半分を初段のマルチプレクサ２３
〜２８で選択して遅延素子（レジスタ）３３〜３
８により遅延を与えた後、マルチプレクサ２９〜
３１で更に半分を選択して遅延素子（レジスタ）
３９〜４１で遅延を与え、更にマルチプレクサ３
２で、このうちの１ケを選択し、ラツチ４８より
出力するものである。４７はアドレス情報（Ａ
１，Ａ２，Ａ３）が保持された循還シフトレジス
タ構造の保持メモリであり、順次、部分アドレス
Ａ１は直接デコーダ４４でデコードしてマルチプ
レクサ２３〜２８の制御信号Ｓ１とし、部分アド
レスＡ２はレジスタ４２を介しデコーダ４５でデ
コードしてマルチプレクサ２９〜３１の制御信号
Ｓ２とし、さらに部分アドレスＡ３は２段シフト
レジスタ４３を介しデコーダ４６でデコードして
マルチプレクサ３２の制御信号Ｓ３とすることに
より、保持メモリ４７のアドレス情報（Ａ１，Ａ
２，Ａ３）で指定された１ケのデータを段階的に
選択して出力する動作を、シフトレジスタ２１に
取り込んだ１フレーム分のデータに対して連続的
に繰り返すのである。CLK１はクロツクパルス、
FPはフレームパルスを示す。
第１図の構成では、各マルチプレクサが２入力
や３入力といつた小規模回路であるため、１段で
選択を行う多入力選択回路を用いた場合に比べて
高速に動作するという利点がある。しかし、連続
して例えば12ケのデータ選択するには、レジスタ
３３〜４１は常に動作しており、ダイナミツクパ
ワーを消費する欠点を有している。例えばレジス
タ３３〜３８は、最初のデータを選択するための
アドレスＡの部分アドレスＡ１で指定されたデー
タ６ケを格納し、次のサイクルでは、２番目のデ
ータを選択するためのアドレスA′の部分アドレ
スＡ１′で指定されたデータ６ケを格納する。こ
のように毎回データを格納するものの、有効なデ
ータは６ケのうちの１ケだけであり、残りの５ケ
は無駄となる。それにも係わらず、どの１ケが有
効かを識別する手段をもたないため、全てを動作
させる必要があり、このためダイナミツクパワー
が大きくなるという欠点を有している。
や３入力といつた小規模回路であるため、１段で
選択を行う多入力選択回路を用いた場合に比べて
高速に動作するという利点がある。しかし、連続
して例えば12ケのデータ選択するには、レジスタ
３３〜４１は常に動作しており、ダイナミツクパ
ワーを消費する欠点を有している。例えばレジス
タ３３〜３８は、最初のデータを選択するための
アドレスＡの部分アドレスＡ１で指定されたデー
タ６ケを格納し、次のサイクルでは、２番目のデ
ータを選択するためのアドレスA′の部分アドレ
スＡ１′で指定されたデータ６ケを格納する。こ
のように毎回データを格納するものの、有効なデ
ータは６ケのうちの１ケだけであり、残りの５ケ
は無駄となる。それにも係わらず、どの１ケが有
効かを識別する手段をもたないため、全てを動作
させる必要があり、このためダイナミツクパワー
が大きくなるという欠点を有している。
〔発明の目的］
本発明の目的は、従来に比べてダイナミツクパ
ワーの消費が著しく軽減される時間スイツチ回路
を提供することにある。
ワーの消費が著しく軽減される時間スイツチ回路
を提供することにある。
本発明の要点は、後段のマルチプレクサを制御
するのに使用される部分アドレスを先行的に利用
して、前段のマルチプレクサ部や遅延素子部の動
作を制御し、最終的に不要となるデータを選択あ
るいは遅延せしめる回路動作を停止させるように
したことである。
するのに使用される部分アドレスを先行的に利用
して、前段のマルチプレクサ部や遅延素子部の動
作を制御し、最終的に不要となるデータを選択あ
るいは遅延せしめる回路動作を停止させるように
したことである。
第２図は本発明の第１の実施例である。第２図
において、２１は12段シフトレジスタ、２２は12
ビツトラツチ、２３〜３１は２つの入力データの
うちいずれか一方を制御信号に従つて出力する２
入力マルチプレクサ、３２は３つの入力データの
うちいずれか一方を制御信号に従つて出力する３
入力マルチプレクサ、３３〜４１は２３〜３２の
マルチプレクサをパイプライン化するための遅延
素子で、各々シフトレジスタ２１の１ビツト分と
同じ回路（レジスタ）で構成される。４２はレジ
スタ、４３は２段のシフトレジスタであり、やは
り、マルチプレクサをパイプライン化する際に制
御信号に遅延を与えるものである。４４，４５は
１ビツトデコーダ、４６は２ビツトデコーダであ
る。４７は循還形シフトレジスタであり、ランダ
ムアドレスを格納する保持メモリの機能をもつて
いる。４８は１ビツトのラツチである。
において、２１は12段シフトレジスタ、２２は12
ビツトラツチ、２３〜３１は２つの入力データの
うちいずれか一方を制御信号に従つて出力する２
入力マルチプレクサ、３２は３つの入力データの
うちいずれか一方を制御信号に従つて出力する３
入力マルチプレクサ、３３〜４１は２３〜３２の
マルチプレクサをパイプライン化するための遅延
素子で、各々シフトレジスタ２１の１ビツト分と
同じ回路（レジスタ）で構成される。４２はレジ
スタ、４３は２段のシフトレジスタであり、やは
り、マルチプレクサをパイプライン化する際に制
御信号に遅延を与えるものである。４４，４５は
１ビツトデコーダ、４６は２ビツトデコーダであ
る。４７は循還形シフトレジスタであり、ランダ
ムアドレスを格納する保持メモリの機能をもつて
いる。４８は１ビツトのラツチである。
シフトレジスタ２１はクロツクパルスCLK１
に従つて入力データDinを取り込み、次段へシフ
トする周知のシフトレジスタである。ラツチ２２
はフレームパルスFPに従つて21のシフトレジス
タ全段のデータを同時に取り込み、保持する。こ
のラツチ２２の出力はマルチプレクサ２３〜２８
の各入力端に接続される。マルチプレクサ２３〜
２８は各々共通の制御信号Ｓ１に従い、２入力の
うちのいずれか一方を選択して出力する。この出
力は、クロツクパルスＣ１，Ｃ２，Ｃ３に従つて
各々動作する遅延素子（レジスタ）３３〜３８に
取り込まれる。レジスタ３３，３４はマルチプレ
クサ２９に、レジスタ３５，３６はマルチプレク
サ３０に、レジスタ３７，３８はマルチプレクサ
３１に接続される。これらマルチプレクサ２９〜
３１は共通の制御信号Ｓ２に従つて、２入力のう
ちのいずれか一方を出力する。この出力はクロツ
クパルスＣ１′，Ｃ２′，Ｃ３′に従つて各々動作
する遅延素子（レジスタ）３９，４０，４１に
各々記憶される。レジスタ３９，４０，４１の出
力は３入力マルチプレクサ３２に接続される。マ
ルチプレクサ３２は制御信号Ｓ３に従つて３入力
データのうちのいずれか１つを選択して出力す
る。
に従つて入力データDinを取り込み、次段へシフ
トする周知のシフトレジスタである。ラツチ２２
はフレームパルスFPに従つて21のシフトレジス
タ全段のデータを同時に取り込み、保持する。こ
のラツチ２２の出力はマルチプレクサ２３〜２８
の各入力端に接続される。マルチプレクサ２３〜
２８は各々共通の制御信号Ｓ１に従い、２入力の
うちのいずれか一方を選択して出力する。この出
力は、クロツクパルスＣ１，Ｃ２，Ｃ３に従つて
各々動作する遅延素子（レジスタ）３３〜３８に
取り込まれる。レジスタ３３，３４はマルチプレ
クサ２９に、レジスタ３５，３６はマルチプレク
サ３０に、レジスタ３７，３８はマルチプレクサ
３１に接続される。これらマルチプレクサ２９〜
３１は共通の制御信号Ｓ２に従つて、２入力のう
ちのいずれか一方を出力する。この出力はクロツ
クパルスＣ１′，Ｃ２′，Ｃ３′に従つて各々動作
する遅延素子（レジスタ）３９，４０，４１に
各々記憶される。レジスタ３９，４０，４１の出
力は３入力マルチプレクサ３２に接続される。マ
ルチプレクサ３２は制御信号Ｓ３に従つて３入力
データのうちのいずれか１つを選択して出力す
る。
循還形シフトレジスタ（保持メモリ）４７には
12段のシフトレジスタ２１のいずれかの段を指定
する４ビツトのアドレス情報が任意の順番に12個
格納されており、クロツクCLK１に従つて出力
される。このアドレスは、マルチプレクサパイプ
ライン段数に対応して３つの部分アドレスＡ１
（１ビツト）、Ａ２（１ビツト）、Ａ３（２ビツト）
に分割される。最下位の部分アドレスＡ１はデコ
ーダ４４でデコードされ、制御信号Ｓ１として、
第１段のマルチプレクサ群２３〜２８に供給され
る。次の位の部分アドレスＡ２はクロツクパルス
CLK１で駆動されるレジスタ４２を介してデコ
ーダ４５でデコードされ、制御信号Ｓ２として、
第２段のマルチプレクサ群２９〜３１に供給され
る。最上位の部分アドレスＡ３はクロツクパルス
CLK１で駆動される２段のシフトレジスタ４３
を介してデコーダ４６でデコードされ、制御信号
Ｓ３として、第３段のマルチプレクサ３２に供給
される。
12段のシフトレジスタ２１のいずれかの段を指定
する４ビツトのアドレス情報が任意の順番に12個
格納されており、クロツクCLK１に従つて出力
される。このアドレスは、マルチプレクサパイプ
ライン段数に対応して３つの部分アドレスＡ１
（１ビツト）、Ａ２（１ビツト）、Ａ３（２ビツト）
に分割される。最下位の部分アドレスＡ１はデコ
ーダ４４でデコードされ、制御信号Ｓ１として、
第１段のマルチプレクサ群２３〜２８に供給され
る。次の位の部分アドレスＡ２はクロツクパルス
CLK１で駆動されるレジスタ４２を介してデコ
ーダ４５でデコードされ、制御信号Ｓ２として、
第２段のマルチプレクサ群２９〜３１に供給され
る。最上位の部分アドレスＡ３はクロツクパルス
CLK１で駆動される２段のシフトレジスタ４３
を介してデコーダ４６でデコードされ、制御信号
Ｓ３として、第３段のマルチプレクサ３２に供給
される。
４９はデコーダ４６と同じ２ビツトデコーダで
あり、保持メモリ４７から出力された部分アドレ
スＡ３をデコードする。この入力Ａ３と出力Ｓ３
１，Ｓ３２，Ｓ３３の関係はＡ３＝（０，０）の
とき（S31、S32、S33）＝（１、０、０）、Ａ３＝
（０、１）のとき（S31、S32、S33）＝（０、１、
０）、Ａ３＝（１、０）のとき（S31、S32、S33）
＝（０、０、１）である。５０〜５２は周知の
ANDゲートで、ANDゲート５０はＳ３１が
“１”のときのみクロツク信号CLK１をＣ１とし
て出力し、ANDゲート５１はＳ３２が“１”の
ときのみクロツク信号CLK１をＣ２として出力
し、ANDゲート５２はＳ３３が“１”のときの
みクロツク信号CLK１をＣ３として出力する。
このうちＣ１はレジスタ３３，３４、のクロツク
信号として、Ｃ２はレジスタ３５，３６のクロツ
ク信号として、Ｃ３はレジスタ３７，３８のクロ
ツク信号として使用される。また、５３〜５５は
３３〜３８と同様の遅延素子（レジスタ）であ
り、Ｃ１，Ｃ２，Ｃ３を１クロツク分遅延した信
号Ｃ１′，Ｃ２′，Ｃ３′を出力する。このうちＣ
１′はレジスタ３９のクロツク信号として、Ｃ
２′はレジスタ４０のクロツク信号として、Ｃ
３′はレジスタ４１のクロツク信号として使用さ
れる。
あり、保持メモリ４７から出力された部分アドレ
スＡ３をデコードする。この入力Ａ３と出力Ｓ３
１，Ｓ３２，Ｓ３３の関係はＡ３＝（０，０）の
とき（S31、S32、S33）＝（１、０、０）、Ａ３＝
（０、１）のとき（S31、S32、S33）＝（０、１、
０）、Ａ３＝（１、０）のとき（S31、S32、S33）
＝（０、０、１）である。５０〜５２は周知の
ANDゲートで、ANDゲート５０はＳ３１が
“１”のときのみクロツク信号CLK１をＣ１とし
て出力し、ANDゲート５１はＳ３２が“１”の
ときのみクロツク信号CLK１をＣ２として出力
し、ANDゲート５２はＳ３３が“１”のときの
みクロツク信号CLK１をＣ３として出力する。
このうちＣ１はレジスタ３３，３４、のクロツク
信号として、Ｃ２はレジスタ３５，３６のクロツ
ク信号として、Ｃ３はレジスタ３７，３８のクロ
ツク信号として使用される。また、５３〜５５は
３３〜３８と同様の遅延素子（レジスタ）であ
り、Ｃ１，Ｃ２，Ｃ３を１クロツク分遅延した信
号Ｃ１′，Ｃ２′，Ｃ３′を出力する。このうちＣ
１′はレジスタ３９のクロツク信号として、Ｃ
２′はレジスタ４０のクロツク信号として、Ｃ
３′はレジスタ４１のクロツク信号として使用さ
れる。
第２図の動作を説明する。シフトレジスタ２１
に取り込まれた12ケのデータがフレームパルス
FPによりラツチ２２に格納されている状態にお
いて、クロツク信号CLK１に同期して保持メモ
リ４７から出力されたアドレス情報（Ａ１，Ａ
２，Ａ３）が送出され、このうち最下位部分アド
レスＡ１がデコーダ４４でデコードされ、制御信
号Ｓ１としてマルチプレクサ２３〜２８に共通に
与えられる。この信号に従つてマルチプレクサ２
３〜２８は各々２つの入力データのうちのいずれ
か一方を選択してレジスタ３３〜３８に出力す
る。このとき部分アドレスＡ２はレジスタ４２に
格納されて、１クロツク分遅延される。最上位部
分アドレスＡ３はレジスタ４３で２クロツク分遅
延されると共にデコーダ４９でデコードされ、Ｓ
３１〜３３のいずれか１つの信号に“１”を出力
し、これを受けてANDゲート５０〜５２のいず
れか１つから、クロツク信号が出力される。仮に
Ｃ１＝CLK１、Ｃ２＝Ｃ３＝“０”となつたとす
ると、これによりレジスタ３３，３４はマルチプ
レクサ２３，２４の出力を各々格納する。このと
き、レジスタ３５〜３８はクロツク信号が供給さ
れないので、データは取り込まれず、前の値を保
持したままとなつている。次のサイクルでは、１
クロツク遅延した部分アドレスＡ２がデコーダ４
５でデコードされ、制御信号Ｓ２としてマルチプ
レクサ２９〜３１に共通に与えられる。この信号
に従つてマルチプレクサ２９〜３１は２つの入力
データのうちのいずれか一方を選択してレジスタ
３９〜４１に出力する。このサイクルでは、前の
サイクルの信号Ｃ１〜Ｃ３がレジスタ５３〜５５
により遅延して出力されるので、Ｃ１′＝CLK
１、Ｃ２′＝Ｃ３′＝“０”となる。これを受けて、
レジスタ３９はマルチプレクサ２９の出力データ
を取り込むが、マルチプレクサ４０，４１はデー
タの取り込みを行なわない。更に次のサイクルで
は、レジスタ４３により２クロツク分の遅延を与
えられていた部分アドレスＡ３がデコード４６に
よりデコードされ、制御信号Ｓ３としてマルチプ
レクサ３２に与えられる。マルチプレクサ３２は
３９，４０，４１の３つのレジスタからの出力の
うち、レジスタ３９の出力データを選択してレジ
スタ４８に取り込む。このようにして、３クロツ
ク後に、アドレス（Ａ１，Ａ２，Ａ３）で指定さ
れた１つのデータが選択されて出力される。この
間に動作したレジスタは３３，３４，３９及び最
終段の４８であり、３３〜４１と４８のうちの約
１／３にすぎない。
に取り込まれた12ケのデータがフレームパルス
FPによりラツチ２２に格納されている状態にお
いて、クロツク信号CLK１に同期して保持メモ
リ４７から出力されたアドレス情報（Ａ１，Ａ
２，Ａ３）が送出され、このうち最下位部分アド
レスＡ１がデコーダ４４でデコードされ、制御信
号Ｓ１としてマルチプレクサ２３〜２８に共通に
与えられる。この信号に従つてマルチプレクサ２
３〜２８は各々２つの入力データのうちのいずれ
か一方を選択してレジスタ３３〜３８に出力す
る。このとき部分アドレスＡ２はレジスタ４２に
格納されて、１クロツク分遅延される。最上位部
分アドレスＡ３はレジスタ４３で２クロツク分遅
延されると共にデコーダ４９でデコードされ、Ｓ
３１〜３３のいずれか１つの信号に“１”を出力
し、これを受けてANDゲート５０〜５２のいず
れか１つから、クロツク信号が出力される。仮に
Ｃ１＝CLK１、Ｃ２＝Ｃ３＝“０”となつたとす
ると、これによりレジスタ３３，３４はマルチプ
レクサ２３，２４の出力を各々格納する。このと
き、レジスタ３５〜３８はクロツク信号が供給さ
れないので、データは取り込まれず、前の値を保
持したままとなつている。次のサイクルでは、１
クロツク遅延した部分アドレスＡ２がデコーダ４
５でデコードされ、制御信号Ｓ２としてマルチプ
レクサ２９〜３１に共通に与えられる。この信号
に従つてマルチプレクサ２９〜３１は２つの入力
データのうちのいずれか一方を選択してレジスタ
３９〜４１に出力する。このサイクルでは、前の
サイクルの信号Ｃ１〜Ｃ３がレジスタ５３〜５５
により遅延して出力されるので、Ｃ１′＝CLK
１、Ｃ２′＝Ｃ３′＝“０”となる。これを受けて、
レジスタ３９はマルチプレクサ２９の出力データ
を取り込むが、マルチプレクサ４０，４１はデー
タの取り込みを行なわない。更に次のサイクルで
は、レジスタ４３により２クロツク分の遅延を与
えられていた部分アドレスＡ３がデコード４６に
よりデコードされ、制御信号Ｓ３としてマルチプ
レクサ３２に与えられる。マルチプレクサ３２は
３９，４０，４１の３つのレジスタからの出力の
うち、レジスタ３９の出力データを選択してレジ
スタ４８に取り込む。このようにして、３クロツ
ク後に、アドレス（Ａ１，Ａ２，Ａ３）で指定さ
れた１つのデータが選択されて出力される。この
間に動作したレジスタは３３，３４，３９及び最
終段の４８であり、３３〜４１と４８のうちの約
１／３にすぎない。
保持メモリ４７からは１フレーム当り12ケのア
ドレス情報が連続して出力されるので、上記動作
は毎サイクル連続して実行される。このため、選
択部遅延用レジスタのダイナミツクパワーを約1/
３に抑えることができる。
ドレス情報が連続して出力されるので、上記動作
は毎サイクル連続して実行される。このため、選
択部遅延用レジスタのダイナミツクパワーを約1/
３に抑えることができる。
なお、以上の記述では、各ゲートの回路動作上
の遅延時間を無視して説明したが、実際には遅延
が生じるので、それが無視できない場合には必要
に応じてＣ１〜Ｃ３の位相を適当に調整すること
は自由である。
の遅延時間を無視して説明したが、実際には遅延
が生じるので、それが無視できない場合には必要
に応じてＣ１〜Ｃ３の位相を適当に調整すること
は自由である。
第２図は部分アドレスを先行的に利用して遅延
素子（レジスタ）の動作を制御する実施例である
が、同様の概念をマルチプレクサ部に適用するこ
とも可能である。第３図はこれを示す第２の実施
例であり、部分アドレスＡ３をデコーダ４９でデ
コードした信号Ｓ３１〜Ｓ３３で、部分アドレス
Ａ１をデコーダ４４でデコードした信号Ｓ１を制
御することにより、３種類の制御信号Ｓ１１，Ｓ
１２，Ｓ１３を生成し、初段のマルチプレクサ２
３〜２８のうちの1/3を駆動するものである。即
ち、ANDゲート５６からの制御信号Ｓ１１はマ
ルチプレクサ２３と２４を、ANDゲート５７か
らの制御信号Ｓ１２はマルチプレクサ２５と２６
を、ANDゲート５８からの制御信号Ｓ１３はマ
ルチプレクサ２７と２８を制御する。即ち、第２
図の実施例と同様に、部分アドレスＡ３をデコー
ドした時にＳ３１のみが“１”となつた場合に
は、Ｓ１１にＳ１が出力され、Ｓ１２＝Ｓ１３＝
０となるので、マルチプレクサ２３，２４のみが
動作し、マルチプレクサ２５〜２８は動作しな
い。こうして、マルチプレクサ２３〜２８のうち
の1/3のみが動作するので、ダイナミツクパワー
を低下せしめうる。
素子（レジスタ）の動作を制御する実施例である
が、同様の概念をマルチプレクサ部に適用するこ
とも可能である。第３図はこれを示す第２の実施
例であり、部分アドレスＡ３をデコーダ４９でデ
コードした信号Ｓ３１〜Ｓ３３で、部分アドレス
Ａ１をデコーダ４４でデコードした信号Ｓ１を制
御することにより、３種類の制御信号Ｓ１１，Ｓ
１２，Ｓ１３を生成し、初段のマルチプレクサ２
３〜２８のうちの1/3を駆動するものである。即
ち、ANDゲート５６からの制御信号Ｓ１１はマ
ルチプレクサ２３と２４を、ANDゲート５７か
らの制御信号Ｓ１２はマルチプレクサ２５と２６
を、ANDゲート５８からの制御信号Ｓ１３はマ
ルチプレクサ２７と２８を制御する。即ち、第２
図の実施例と同様に、部分アドレスＡ３をデコー
ドした時にＳ３１のみが“１”となつた場合に
は、Ｓ１１にＳ１が出力され、Ｓ１２＝Ｓ１３＝
０となるので、マルチプレクサ２３，２４のみが
動作し、マルチプレクサ２５〜２８は動作しな
い。こうして、マルチプレクサ２３〜２８のうち
の1/3のみが動作するので、ダイナミツクパワー
を低下せしめうる。
なお、いずれの実施例においても先行的に使用
する部分アドレス数を増して、制御を細分化すれ
ば、同時に動作する回路数をより少く抑えること
ができることは言うまでもない。又、第２図と第
３図の実施例を組み合せて、遅延素子部とマルチ
プレクサ部の動作を同時に制御することも可能で
あり、この場合にはダイナミツクパワーの一層の
低下がもたらされる。
する部分アドレス数を増して、制御を細分化すれ
ば、同時に動作する回路数をより少く抑えること
ができることは言うまでもない。又、第２図と第
３図の実施例を組み合せて、遅延素子部とマルチ
プレクサ部の動作を同時に制御することも可能で
あり、この場合にはダイナミツクパワーの一層の
低下がもたらされる。
なお、本発明は実施例に示した構成に限らず、
選択動作を部分アドレスを用いて段階的に実行す
る回路であれば、特願昭58−31651号に示す制御
付DFFを用いた時間スイツチの場合や特願昭58
−29158号に示す時分割交換回路の場合にも同様
に実施できる。
選択動作を部分アドレスを用いて段階的に実行す
る回路であれば、特願昭58−31651号に示す制御
付DFFを用いた時間スイツチの場合や特願昭58
−29158号に示す時分割交換回路の場合にも同様
に実施できる。
以上説明したように、本発明によれば、読出し
に使用されるアドレス情報の部分アドレスを先行
的に利用して動作回路を制御するようにしたた
め、最終的に不要となるデータを選択し、遅延さ
せるための回路動作を停止させることができる。
このため、従来は全回路が同時に動作するために
大きなダイナミツクパワーを消費していたのを著
しく低下させることが可能となるいう利点があ
る。従つて、例えば消費電力の大半をダイナミツ
クパワーが占めるCMOSで時間スイツチ回路を
実施した場合、本発明の有効性は極めて大きい。
に使用されるアドレス情報の部分アドレスを先行
的に利用して動作回路を制御するようにしたた
め、最終的に不要となるデータを選択し、遅延さ
せるための回路動作を停止させることができる。
このため、従来は全回路が同時に動作するために
大きなダイナミツクパワーを消費していたのを著
しく低下させることが可能となるいう利点があ
る。従つて、例えば消費電力の大半をダイナミツ
クパワーが占めるCMOSで時間スイツチ回路を
実施した場合、本発明の有効性は極めて大きい。
第１図は従来の時間スイツチ回路の構成例を示
す図、第２図及び第３図は本発明の時間スイツチ
回路の一実施例を示す図である。 ２１……シフトレジスタ、２２……ラツチ、２
３〜３２……マルチプレクサ、３３〜４１……遅
延素子、４２，４３……レジスタ、４４〜４６…
…デコーダ、４７……保持メモリ、４８……ラツ
チ、４９……デコーダ、５０〜５２、５６〜５８
……ANDゲート、５３〜５５……遅延素子。
す図、第２図及び第３図は本発明の時間スイツチ
回路の一実施例を示す図である。 ２１……シフトレジスタ、２２……ラツチ、２
３〜３２……マルチプレクサ、３３〜４１……遅
延素子、４２，４３……レジスタ、４４〜４６…
…デコーダ、４７……保持メモリ、４８……ラツ
チ、４９……デコーダ、５０〜５２、５６〜５８
……ANDゲート、５３〜５５……遅延素子。
Claims (1)
- １ 時分割多重化されて入力されるデータを順次
記憶する第１の手段と、データの記憶機能と選択
機能を有するｎ（ｎは２以上の整数）入力・１出
力の単位選択回路を多段かつトリー状に接続して
構成し、外部より供給されるアドレス情報を段数
に応じて分割した部分アドレスにより、それぞれ
各段の単位選択回路を順次制御して、前段から後
段へデータを移動しつつ段階的に選択する第２の
手段と、前記第２の手段にアドレス情報を供給す
る第３の手段とからなり、前記時分割多重化され
て入力されるデータを該入力時の順番とは異なる
順番で出力する時間スイツチ回路において、前記
第２の手段の少なくとも１段を構成する単位選択
回路について、該単位選択回路よりも後段の単位
選択回路を制御する部分アドレスを先行的に用い
て、後段で不要となるデータを選択あるいは記憶
する単位選択回路を不動作とする手段を具備する
ことを特徴とする時間スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15617183A JPS6047590A (ja) | 1983-08-26 | 1983-08-26 | 時間スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15617183A JPS6047590A (ja) | 1983-08-26 | 1983-08-26 | 時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047590A JPS6047590A (ja) | 1985-03-14 |
| JPH0212437B2 true JPH0212437B2 (ja) | 1990-03-20 |
Family
ID=15621898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15617183A Granted JPS6047590A (ja) | 1983-08-26 | 1983-08-26 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047590A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185113A (ja) * | 1989-01-12 | 1990-07-19 | Nec Corp | 信号選択回路 |
-
1983
- 1983-08-26 JP JP15617183A patent/JPS6047590A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6047590A (ja) | 1985-03-14 |
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