JP3186762B2 - Ｉｃ試験装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、IC（集積回路）の電気的特性を検査するた
めのIC試験装置に関し、特に被測定ICの測定データを記
憶するフェイルメモリの取り込み条件に改良を加えたIC
試験装置に関する。

〔従来の技術〕

性能や品質の保証されたICを最終製品として出荷する
ためには、製造部門、検査部門の各工程でIC製品の全部
又は一部を抜き取り、その電気的特性を検査する必要が
ある。IC試験装置はこのような電気的特性を検査する装
置である。

IC試験装置は、被測定ICに所定の試験用パターンデー
タを与え、それによる被測定ICの出力データを読み取
り、被測定ICの基本的動作及び機能に問題が無いかどう
かを被測定ICの出力データから不良情報を解析し、電気
的特性を検査している。

IC試験装置では、被測定ICの不良情報を解析するため
に、被測定ICの出力データをフェイルデータとしてフェ
イルメモリに記憶し、記憶されたフェイルデータに基づ
いて被測定ICを検査している。

このフェイルメモリを用いた従来のIC試験装置の一例
を第２図に示す。

IC試験装置は大別してテスタ部１とIC取付装置２とか
ら構成される。テスタ部１は制御手段11、試験信号発生
手段12、ドライバ13、コンパレータ14、フェイルメモリ
15a〜15n及び取り込み制御回路16a〜16n等から構成され
る。実際のテスタ部には、この他にも種々の構成部品が
存在するが本明細書中では発明の説明に必要な部分のみ
を示す。

テスタ部１とIC取付装置２との間は、IC取付装置２の
全入出力端子数ｎに対応する複数本（ｎ本）の同軸ケー
ブル等から成る信号線によって接続され、各種信号の伝
送を行なうようになっている。なお、この信号線は、物
理的にはIC取付装置２の全入出力端子数ｎと同じ数だけ
存在するが、図では入力信号線と出力信号線とをその機
能毎に分けて示している。

IC取付装置２には、１個又は複数個の被測定IC21が搭
載される。被測定IC21の入出力端子とIC取付装置２の入
出力端子とはそれぞれ１対１に対応付けられて接続され
ている。例えば、入出力端子数が28個の被測定IC21を10
個搭載可能なIC取付装置２の場合は、全体で280個の入
出力端子を有することになる。

制御手段11はIC試験装置全体の制御、運用及び管理等
を行うものであり、マイクロプロセッサ構成になってい
る。従って、図示していないが、システムプログラムを
格納するROMや各種データ等を格納するRAM等を有して構
成される。

制御手段11は、試験信号発生手段12に対する種々の制
御やフェイルメモリ15a〜15nから試験結果（フェイルデ
ータ）を読み出して種々のデータ処理などを行う。

試験信号発生手段12は所定のテストパターンデータ
（アドレス信号ADD、ワード線選択信号RAS、ビット線選
択信号CAS、ライトイネーブル信号WE、アウトプットイ
ネーブル信号OE、チップセレクト信号CS、データ信号DA
TA、クロック信号CLK、ハードウェア制御信号CONT、ソ
フトウェアにて指定した認識信号MARK、判定期待値EXP
等）をドライバ13、コンパレータ14、フェイルメモリ15
a〜15n及び取り込み制御回路16a〜16n等に出力する。試
験信号発生手段12はこのテストパターンデータの内、被
測定IC21のアドレス端子とフェイルメモリ15a〜15nのア
ドレス端子ADTa,ADTnとに、それぞれ同じアドレス信号A
DDを出力し、取り込み制御回路16a〜16nにはワード線選
択信号RAS、ビット線選択信号CAS、ライトイネーブル信
号WE、アウトプットイネーブル信号OE、チップセレクト
信号CSを出力する。

ドライバ13及びコンパレータ14はIC取付装置２のそれ
ぞれの入出力端子に対して１個ずつ設けられ、それぞれ
信号線で接続されている。すなわち、IC取付装置２の入
出力端子の数がｎ個の場合、ドライバ13及びコンパレー
タ14はそれぞれｎ個で構成される。但し、メモリIC等を
測定する場合には、アドレス端子に対してはコンパレー
タは必要ないので、コンパレータの数が少ない場合もあ
る。

ドライバ13は試験信号発生手段12からのテストパター
ンデータに応じた信号をIC取付装置２の入出力端子を介
して、被測定IC21のアドレス端子、データ入力端子、チ
ップセレクト端子、ライトイネーブル端子、アウトプッ
トイネーブル端子、クロック端子、制御端子等の信号入
力端子に印加し、所望のテストパターンを被測定IC21に
書き込む。

コンパレータ14は被測定IC21のデータ出力端子等から
出力される被測定信号を入力し、それを制御手段11から
のストローブ信号のタイミングで判定期待値EXPと比較
し、その比較結果をフェイルデータFD1〜FDnとして取り
込み制御回路16a〜16nに出力する。この時、被測定IC21
のアドレス端子には、テストパターンの書き込み時と同
じ試験信号が印加されるので、書き込み時と同じテスト
パターンがデータ出力端子からは出力され、これがフェ
イルデータFDa〜FDnとなる。

取り込み制御回路16a〜16nは必要であれば被測定IC21
のフェイルデータFDa〜FDnと、試験信号発生手段12が被
測定IC21の制御用に出力する制御信号（ワード線選択信
号RAS、ビット線選択信号CAS、ライトイネーブル信号W
E、アウトプットイネーブル信号OE、チップセレクト信
号CS等）との論理積をとり、その論理積信号をフェイル
メモリ15a〜15nの取り込み信号（ライトイネーブル信
号）として出力する。

フェイルメモリ15は、コンパレータ14から出力された
フェイルデータFDa〜FDnを取り込み制御回路16a〜16nの
論理結果に応じて記憶するものであり、被測定IC21と同
程度の記憶容量を有する随時読み書き可能なRAMで構成
されている。フェイルメモリ15a〜15nのデータ入力端子
DIにはハイレベル“1"又はローレベル“0"が常時印加さ
れ、取り込み制御回路16a〜16nを通過したフェイルデー
タFDa〜FDnがフェイルメモリ15a〜15nのライトイネーブ
ル端子に入力することによってフェイルデータFDa〜FDn
がフェイルメモリ15a〜15nに書込まれるようになってい
る。但し、説明の便宜上、フェイルデータFDa〜FDnが取
り込み制御回路16a〜16nを介してフェイルメモリ15a〜1
5nのデータ入力端子DIに直接入力されるように図示して
ある。

例えば、IC取付装置２の全入出力端子数が280個であ
り、その中の160個がデータ出力端子である場合には、
フェイルメモリ15a〜15nはこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子DIを有するように複数
個のフェイルメモリで構成される。このフェイルメモリ
15a〜15nに記憶されたフェイルデータはテスト信号発生
手段12のアドレス順序でデータ出力端子DOから出力さ
れ、制御手段11によって読み出され、図示していないデ
ータ処理用のメモリに転送され、種々のデータ処理が行
われる。

〔発明が解決しようとする課題〕

従来のIC試験装置においては、取り込み制御回路16a
〜16nに入力される被測定IC21の制御信号（ワード線選
択信号RAS、ビット線選択信号CAS、ライトイネーブル信
号WE、アウトプットイネーブル信号OE、チップセレクト
信号CS）によってフェイルメモリに対するフェイルデー
タの取り込み条件を制御していた。

ところが、最近のICメモリの中には、RAMとSAM（シリ
アルアクセスメモリ）の双方を有し、データ転送を非同
期にて行うＶ−RAM（ビデオRAM）等のマルチポートRAM
や、DRAMの中でも高速ページモード、ニブルモード、ス
タティックカラムモード等の各種の機能を有したものが
存在し、その多様化が著しい。また、RAM等の中には、
高速化に対応するために、アドレスの入替えや演奏をチ
ップ内にて行うものや、救済を考慮してチップのマット
構成を予め細分化し、チップ構成を複雑化したものが存
在する。このように多様化及び複雑化したICメモリをIC
試験装置で試験する場合、フェイルデータの取り込みを
従来のように単に被測定IC21の制御信号との論理積等の
制御だけに依存させていたのでは、適切な不良解析を行
うことができなかった。

本発明は上述の点に鑑みてなされたものであり、フェ
イルメモリへのフェイルデータの取り込み条件を被測定
ICの多様化及び複雑化に応じて任意に設定できるIC試験
装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明のIC試験装置は、被測定ICメモリのアドレスを
指定するためのアドレスデータ及びこの指定アドレスに
書込むべきデータ並びにクロック信号等からなる試験信
号を所望のテストパターンで発生する試験信号発生手段
と、前記被測定ICメモリに対して前記試験信号を入力し
て前記テストパターンを書込み、書き込まれた該テスト
パターンを前記アドレスデータに応じて読み出し、フェ
イルデータとして出力するIC読み書き制御手段と、前記
フェイルデータの取り込み条件を決定するための少なく
とも２つの信号を前記試験信号の中から選択して出力す
る信号選択手段と、この信号選択手段によって選択され
た前記少なくとも２つの信号に対して制御信号に応じて
可変できる演算を施して前記フェイルデータの取り込み
条件信号を出力する演算手段と、前記演算手段に対して
可変の前記制御信号を供給することで任意の前記取り込
み条件を設定する制御手段と、前記取り込み条件信号に
応じて選択的に取り込み可能とされ、前記フェイルデー
タを前記アドレスデータによって指定されたアドレスに
取り込み記憶する複数のフェイルメモリと、前記フェイ
ルメモリに記憶された前記フェイルデータを読み出し、
前記被測定ICの電気的特性を検査する制御手段とを具え
たものである。

〔作用〕

試験信号発生手段の発生する試験信号にはアドレス信
号ADD、ワード線選択信号RAS、ビット線選択信号CAS、
ライトイネーブル信号WE、アウトプットイネーブル信号
OE、チップセレクト信号CS、データ信号DATA、クロック
信号CLK、ハードウェア制御信号CONT、ソフトウェアに
て指定した認識信号MARK、判定期待値EXP等が存在す
る。信号選択手段はこれらの試験信号の中からフェイル
データの取り込み条件を決定するための少なくとも２つ
の信号を選択的に出力する。演算手段はこの２つの信号
に対して、制御信号に応じて可変できる演算を施して前
記フェイルデータの取り込み条件信号を出力する。この
可変の制御信号は、制御手段から供給されるようになっ
ており、これによって任意の取り込み条件を設定するこ
とができる。例えば論理積、論理和、排他的論理和等の
種々の演算を施し、試験信号に依存した複雑なフェイル
データの取り込み条件信号を生成することができる。こ
のようにして生成された取り込み条件信号に応じて、複
数のフェイルメモリのそれぞれが適宜選択的に取り込み
可能とされ、前記フェイルデータを前記アドレスデータ
によって指定されたアドレスに取り込み記憶する。こう
して、フェイルメモリへのフェイルデータの取り込み条
件をより複雑にすることができる。また、演算手段の演
算機能を切り換えるだけでそのことが実現されるため、
装置構成が簡単でありながら、汎用性を広げることがで
きる。

〔実施例〕 以下、本発明の実施例を添付図面に従って詳細に説明
する。

第１図は本発明の一実施例のIC試験装置の概略構成を
示すブロック図である。第１図において第２図と同じ構
成のものには同一の符号が付してあるので、その説明は
省略する。

本実施例が従来のものと異なる点は、試験信号発生手
段12の出力する試験パターンデータの中から２つのデー
タ信号を任意に選択する信号選択手段17と、信号選択手
段17で選択された２つのデータ信号に所定の複数ビット
演算を行うALU（演算論理装置）18とを設けた点であ
る。

信号選択手段17は試験信号発生手段12の発生する全て
の試験パターンデータを入力し、制御手段11からの選択
信号S1に応じて試験パターンの中からいずれか２つの信
号を選択し、それをALU18のＡ端子及びＢ端子にそれぞ
れ供給する。図面上は、信号選択手段17は１回路として
示しているが、Ａ端子及びＢ端子にそれぞれ別々の信号
選択手段を設けてもよい。

ここで、信号選択手段17に入力されるデータは、試験
信号発生手段12の出力する全ての試験パターンデータで
あり、具体的には従来のワード線選択信号RAS、ビット
線選択信号CAS、ライトイネーブル信号WE、アウトプッ
トイネーブル信号OE、チップセレクト信号CSの他にも、
アドレス信号ADD、データ信号DATA、クロック信号CLK、
ハードウェア制御信号CONT、ソフトウェアにて指定した
認識信号MARK、判定期待値EXP等の信号であり、信号選
択手段17ではこれらの信号の中から任意の複数ビットを
２系統分選択してALU18に供給する。

ALU18は制御手段11からのファンクションモード指定
信号FSをコントロール端子に入力し、Ａ端子及びＢ端子
の入力信号に所定の演算を施して、ライトイネーブル信
号Ｆとして取り込み制御回路16a〜16nに出力する。

ALU18は次のような16種類のロジックファンクション
を有し、ファンクションモード指定信号FSによって任意
のものが選択される。（論理式の中で「＊」は反転出
力、「＋」はオア出力、「・」はアンド出力をそれぞれ
意味する。） F1＝A:B端子の入力に関係なくＡ端子の入力信号を出
力する。

F2＝＊A:B端子の入力に関係なくＡ端子の入力信号の
反転信号を出力する。

F3＝B:A端子の入力に関係なくＢ端子の入力信号を出
力する。

F4＝＊B:A端子の入力に関係なくＢ端子の入力信号の
反転信号を出力する。

F5＝Ａ＋B:A端子及びＢ端子の入力信号の論理和信号
を出力する。

F6＝（＊Ａ）＋B:A端子の反転入力信号と、Ｂ端子の
入力信号との論理和信号を出力する。

F7＝Ａ＋（＊Ｂ）:A端子の入力信号と、Ｂ端子の反転
入力信号との論理和信号を出力する。

F8＝（＊Ａ）＋（＊Ｂ）:A端子及びＢ端子のそれぞれ
の反転入力信号同士の論理和信号を出力する。

F9＝Ａ・B:A端子及びＢ端子の入力信号の論理和信号
を出力する。

F10＝（＊Ａ）・B:A端子の反転入力信号とＢ端子の入
力信号との論理和信号を出力する。

F11＝Ａ・（＊Ｂ）:A端子の入力信号とＢ端子の反転
入力信号との論理和信号を出力する。

F12＝（＊Ａ）・（＊Ｂ）:A端子及びＢ端子のそれぞ
れの反転入力信号同士の論理積信号を出力する。

F13＝（＊Ａ）・Ｂ＋Ａ・（＊Ｂ）:A端子及びＢ端子
の入力信号の排他的論理和信号を出力する。

F14＝（＊Ａ）・（＊Ｂ）＋Ａ・B:A端子及びＢ端子の
入力信号の排他的論理積信号を出力する。

F15＝“0":A端子及びＢ端子の入力に関係なくローレ
ベル“0"を出力する。

F16＝“1":A端子及びＢ端子の入力に関係なくハイレ
ベル“1"を出力する。

選択信号S1及びファンクションモード指定信号FSは所
望のフェイルデータ取り込み条件に応じて制御手段11に
より発生される。例えば、アドレス関数に応じた採り込
みを行う場合は、アドレス信号ADDの所定の複数ビット
と、他のクロック信号CLK、ハードウェア制御信号CONT
又は認識信号MARKとを選択するように選択信号S1を発生
し、選択された信号をALU18に出力し、ALU18の演算条件
をファンクションモード指定信号FSによって適切に選択
する。これによって被測定ICのX,Yアドレスにて示され
た特定の領域の取り込み、すなわちアドレス関数に応じ
た取り込みが可能となる。

また、被測定IC21から出力されるデータを読み出して
判定する場合の判定条件、即ち判定期待値EXPがハイレ
ベル“1"の時のフェイルデータと、ローレベル“0"の時
のフェイルデータとに分離して取り込むことができる。

マット分割された被測定ICのマットはアドレス信号AD
Dによって指定することができるので、１マット又は複
数のマットを指定して取り込むことが可能となる。

以上のようにALUのロジックファンクションを適宜利
用することによって複雑な取り込み条件の認定が可能と
なる。

〔発明の効果〕

本発明によれば、フェイルメモリへのフェイルデータ
の取り込み条件を被測定ICの多様化及び複雑化に応じて
任意に設定することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるIC試験装置の概略構成
を示すブロック図、 第２図は従来のIC試験装置の一例を示すブロック図であ
る。 １……テスタ部、２……IC取付装置、11……制御手段、
12……試験信号発生手段、13……ドライバ、14……コン
パレータ、15a,15n……フェイルメモリ、16a,16n……取
り込み制御回路、17……信号選択回路、18……ALU

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】被測定ICメモリのアドレスを指定するため
   のアドレスデータ及びこの指定アドレスに書込むべきデ
   ータ並びにクロック信号等からなる試験信号を所望のテ
   ストパターンで発生する試験信号発生手段と、 前記被測定ICメモリに対して前記試験信号を入力して前
   記テストパターンを書込み、書き込まれた該テストパタ
   ーンを前記アドレスデータに応じて読み出し、フェイル
   データとして出力するIC読み書き制御手段と、 前記フェイルデータの取り込み条件を決定するための少
   なくとも２つの信号を前記試験信号の中から選択して出
   力する信号選択手段と、 この信号選択手段によって選択された前記少なくとも２
   つの信号に対して制御信号に応じて可変できる演算を施
   して前記フェイルデータの取り込み条件信号を出力する
   演算手段と、 前記演算手段に対して可変の前記制御信号を供給するこ
   とで任意の前記取り込み条件を設定する制御手段と、 前記取り込み条件信号に応じて選択的に取り込み可能と
   され、前記フェイルデータを前記アドレスデータによっ
   て指定されたアドレスに取り込み記憶する複数のフェイ
   ルメモリと、 前記フェイルメモリに記憶された前記フェイルデータを
   読み出し、前記被測定ICの電気的特性を検査する制御手
   段と を具えたことを特徴とするIC試験装置。
2. 【請求項２】前記信号選択手段は、前記試験信号の中か
   ら少なくとも２つのビットを前記少なくとも２つの信号
   として選択して出力することを特徴とする請求項１に記
   載のIC試験装置。
3. 【請求項３】前記演算手段が演算論理装置（ALU）で構
   成されていることを特徴とする請求項１に記載のIC試験
   装置。