JP2671210B2 - 半導体テスターのパターン発生器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体テスターのパターン発生器に関
し、詳しくはロジックLSI等のテストを行う場合に効率
よく期待値を発生できるような半導体テスターのパター
ン発生器に関する。 ［従来の技術］ 第３図に、この種の半導体テスターのパターン発生器
部分を中心とする従来の構成を示す。同図において、10
は、CPUであり、インタフェース11を介してパターン発
生器12にパターン発生に必要なプログラムをセットし、
タイミング発生器13に必要なタイミング発生のデータを
セットする。これらパターン発生器12、タイミング発生
器13からのデータがピンエレクトロニクス17に送出され
て、ピンエレクトロニクス17から被検査デバイス（DU
T）18にテストパターン等がピン対応に出力される。 なお、20は、テスト電圧発生回路であって、CPU10か
らのデータによりDUT18のバイアス電圧とか、テストパ
ターン等のレベルを設定する設定電圧等を発生して、DU
T18,ピンエレクトロニクス17にそれぞれ供給する。 パターン発生器12は、通常、ROMとRAM、演算回路等か
ら構成されるインストラクションメモリ部14とプログラ
ムカウンタ15、コントローラ16等からなり、DUT17に対
するアドレス（Ａ）の発生とパターンデータ，期待値デ
ータ等のデータ（Ｄ）の発生、さらにDUT18に対するリ
ード／ライト制御信号，セレクト信号（制御情報Ｃの一
部）等を発生する。そして、次のパターン発生のための
アドレス制御情報とか、インデックスアドレス等のアド
レスデータ（AC）と前記制御情報（Ｃ）の残りの一部と
をコントローラ16に送出する。 コントローラ16は、インストラクションメモリ部14か
ら読出される情報の一部（AC＋Ｃ）を受けて、次に読出
すべきインストラクションメモリ部14のアドレスをプロ
グラムカウンタ15にセットする。その結果、プログラム
カウンタ15にセットされたアドレス情報に従って次のア
ドレスが指定され、インストラクションメモリ部14から
次のアドレス（Ａ）とか、パターンデータ等のデータ
（Ｄ）などの情報が読出される。 なお、インストラクションメモリ部14は、インストラ
クションメモリと、アドレス演算発生回路、データ演算
発生回路、期待値データ，次のアドレスデータ等を記憶
しているデータメモリとが分離された独立の回路となっ
ていて、インストラクションメモリから読出された信号
を受けて、これら各回路により前記アドレスの発生、制
御信号の発生、各種データの発生を行うものと、インス
トラクションメモリ自体に前記のような各種のデータが
直接記憶されていて、それが直接読出されてピンエレク
トロニクス17に供給されるものとがある。 ［解決しようとする問題点］ ところで、半導体集積回路は、高機能化されるにつれ
て内部に多くの機能のチップが集積され、或いは多くの
機能ブロックが１チップの中に集積化されるようになっ
て来ている。そこで、そのファンクションテスト（機能
テスト）を行う場合に、そのテスト項目が多くなるとと
もに各種の異なるテストパターン等を発生させてテスト
することが必要になる。 また、メモリICのテストでは、DUTにデータを書込み
後、書込みデータと同一のデータを期待値として、これ
らを比較することでテストが行われるが、DUTが何らか
の演算機能とか、各種の論理機能を持つロジックIC、演
算機能付きメモリ、或いはロジック機能付きメモリ等の
場合には、期待値はIC内部の演算処理等に応じた結果デ
ータとなる。 そこで、このような演算とか、論理処理に対応する結
果データは、書込みデータとは相違したものとなる。し
たがって、これに対応する期待値の発生は難しい。前記
演算等が単純であれば、あらかじめインストラクション
メモリ部で記憶しておくこともできるが、実際の演算処
理は多種多様であって、それが難しく、そのデータ量も
大きくなり、期待値を自動的に発生させることができな
い状況にある。 この発明は、このような従来技術の問題点を解決する
ものであって、ロジックICをテストする場合に効率よく
期待値を発生することができるような半導体テスターの
パターン発生器を提供することを目的とする。なお、こ
の明細書では、ロジックICを演算機能とか、各種の論理
機能を持つロジックIC、演算機能付きメモリ、或いはロ
ジック機能付きメモリ等を含めた意味で使用する。 ［問題点を解決するための手段］ このようにな目的を達成するためのこの発明の半導体
テスターのパターン発生器の特徴は、データと制御信号
とアドレスとを所定のタイミングで発生するデータ発生
手段と、データが被検査デバイスに書込むデータである
ときに、このデータに対応して発生するアドレスに基づ
き、書込むデータが書込まれるデータメモリと、被検査
デバイスの演算処理又は論理処理に対応してあるタイミ
ングで発生したデータ発生手段からの演算処理データと
制御信号とに基づき、この演算処理データとデータメモ
リに記憶されたデータとに基づいて所定の演算処理をし
て期待値を出力する演算処理手段とを備えるものであ
る。 ［作用］ このようにパターン発生器の内部に演算処理手段を設
けておき、インストラクションメモリ等のデータ発生手
段からDUTに与えたデータに対応するようなデータを発
生させて、データメモリに書込んで記憶しておき、この
記憶されたデータとさらに発生したデータとを演算処理
手段に加えて、これらデータに対する演算処理手段の演
算処理をインストラクションメモリからの制御信号によ
り設定して演算処理することで、DUTの演算処理に対応
する多種多様の期待値を簡単に発生させることができ
る。 また、被検査デバイスのデータの書込みと同時にデー
タメモリにそのデータを書込んでおけば、後は、演算処
理の時間分だけ考慮して期待値が発生できるので高速に
期待値を発生させることができる。特に、演算処理結果
を直接期待値として出力するので、各種の演算が後から
可能であり、リアルタイムで演算処理結果データを自由
に発生させることができる。しかも、データを書込むデ
ータメモリの記憶容量が少なくて済み、被検査デバイス
に対して多種多様な機能テストが可能である。 その結果、インストラクションメモリを大きくしなく
ても済み、ロジックICのテストにおける多種多様な期待
値を容易に発生することができる。したがって、ロジッ
クICに対する各種のファンクションテスト等を効率よく
行うことができる。 ［実施例］ 以下、この発明の一実施例について図面を用いて詳細
に説明する。 第１図は、この発明の半導体テスターのパターン発生
器を適用した一実施例のパターン発生器部分を中心とし
たブロック図、第２図は、被検査デバイスがラスタ演算
処理をするロジック機能付きのVRAMである場合の説明図
である。 図において、１は、パターン発生器であって、そのイ
ンストラクションメモリ部がインストラクションメモリ
２と、制御信号発生回路３、アドレス演算発生回路４、
データ演算発生回路５、期待値データ、アドレスデータ
等のデータメモリ６とに分離されていてる例であって、
前記の各回路はインストラクションメモリ２から読出さ
れるデータに応じて、所定の論理処理或いは演算処理を
して出力を発生する。 ここで、ロジックICをテストする場合には演算回路７
からそれに対する期待値データを発生する。演算回路７
は、データ演算発生回路５からの出力データとデータメ
モリ６からの出力データとを受けて、これらのデータに
対して制御信号発生回路３からの制御信号及び／又はア
ドレス演算発生回路４からのアドレス信号に基づいて指
定される演算処理を実行して、その演算結果を期待値と
してピンエレクトロニクス17へ送出する。 データメモリ６は、制御信号発生回路３と、アドレス
演算発生回路４、データ演算発生回路５からそれぞれア
クセス信号を受けて、これらの信号によりアクセスさ
れ、読出されたデータを演算回路７に送出し、DUT18が
メモリICのときには、直接期待値をピンエレクトロニク
ス17側へ送出する。また、ここで読出されたデータの一
部はコントローラ16へ出力される。 ここで、演算回路７の演算処理の内容は、DUT18がロ
ジックICである場合に、テスト対象となるロジックICの
処理機能に対応するような処理を実行する。この場合の
処理は、データ演算発生回路５及びデータメモリ６から
得たデータに基づき、ロジックICが正常に動作したとき
の結果値と同一の結果が得られるものである。したがっ
て、入力された２つのデータがロジックICの処理対象と
なるデータと同一であれば、ロジックICと同様な処理を
行えばよく、また、そうでない場合には、正常な動作の
ロジックICと同一の結果が得られるような結果値を算出
する処理となる。 さて、このパターン発生器１の動作としては、DUT18
に対してデータを書込む際には、書込みに必要なアドレ
スをアドレス演算発生回路４で発生し、そのときの書込
みデータをデータ演算発生回路５で発生する。さらに、
このとき必要な制御信号を制御信号発生回路３で発生し
て、これらの信号をピンエレクトロニクス17を介してDU
T18に送出する。 次の期待値の発生については、前記のDUT18に対する
書込みデータを演算回路７に与えておき、この書込みデ
ータと、データメモリ６のデータと、そのとき発生する
アドレス信号出力及び／又は制御信号出力の内容に応じ
た演算処理して、その結果を期待値として出力し、ピン
エレクトロニクス17側に送出する。 第２図は、被検査デバイスがラスタ演算処理をするロ
ジック機能付きVRAMである場合の概要図であるが、この
場合に、VRAM8は、内部に演算回路8aとメモリ8bとを有
していて、パターン発生器１からアドレス信号をそのア
ドレス端子8cに受けて、入力データとしてデータ演算発
生回路５から発生する書込みデータをその端子8dに受け
る。 このVRAM8は、メモリ8bに書込まれたデータと、入力
データとをアドレス端子8cに与えられるアドレスのうち
の下位情報により演算して、再びメモリ8bに書込み、こ
れをデータ端子8eからデータとして出力するものであ
る。 例えば、VRAM8のアドレス○○番地にデータＡが書込
まれているとする。このアドレス○○番地に新しくデー
タＢが書かれるとする。この場合にアドレス○○番地に
実際に書込まれるデータは、データＡとデータＢとが演
算処理（例えば、加算或は減算）された結果データＣで
ある。したがって、この場合のテストの期待値も結果値
データＣであることが必要である。 そこで、VRAM8のアドレス○○番地に最初データＡを
書込む、あるパターンデータ発生タイミングにおいて、
VRAM8のアドレス○○番地がアクセスされたときに、こ
れに対応してアドレス○○番地でデータメモリ６がアク
セスされる対応番地にデータＡをデータ演算発生処理回
路５から得て書込む処理をする。 次のパターンデータ発生タイミングにおいて、データ
ＢをVRAM8に書込むときには、この書込み処理ととも
に、データ演算発生回路５から発生したこのデータＢを
演算回路７に加え、かつ、このとき発生する前記のアド
レス○○番地を同時にデータメモリ６に加えて、これを
アクセスし、そこに記憶されているデータＡを読出して
演算回路７に加える。そして、演算回路７にてこれらデ
ータA,データＢに対してVRAM8が行う演算と同様な演算
を行い、その結果を期待値として発生する。なお、この
期待値の発生タイミングは、期待値を必要とする判定処
理の期間に対応している。 この場合の演算回路７の処理は、VRAM8と同様にアド
レス○○番地をアドレス演算発生回路４から受けてお
り、データA,データＢを得ている点でVRAM8と同一条件
となっている。そこで、制御信号発生回路３からはVRAM
8と同一演算処理をする制御信号がこのとき同時に演算
回路７に与えられる。このことで、VRAM8の結果に対応
する期待値を得ることができる。 以上説明してきたが、実施例の演算回路７は、演算を
シミュレーションするものでもよく、マイクロプロセッ
サとメモリとにより構成され、マイクロプログラム処理
で動作するようなものであってもよい。 実施例では、インストラクションメモリ部がインスト
ラクションメモリと、アドレス，制御信号等の演算回路
とが分離した例を示しているが、インストラクションメ
モリ部は、各データとか制御信号とかをインストラクシ
ョンメモリから直接得るようなパターン発生器であって
もよいことはもちろんである。 ［発明の効果］ 以上の説明から理解できるように、この発明にあって
は、パターン発生器の内部に演算処理手段を設けてお
き、インストラクションメモリ等のデータ発生手段から
DUTに与えたデータに対応するようなデータを発生させ
て、前記演算処理手段の演算処理をインストラクション
メモリからの制御信号により設定して演算処理すること
で、DUTの演算処理に対応する多種多様の期待値を簡単
に発生させることができる。 また、被検査デバイスのデータの書込みと同時にデー
タメモリにそのデータを書込んでおけば、後は、演算処
理の時間分だけ考慮して期待値が発生できるので高速に
期待値を発生させることができる。特に、演算処理結果
を直接期待値として出力するので、各種の演算が後から
可能であり、リアルタイムで演算処理結果データを自由
に発生させることができる。しかも、データを書込むデ
ータメモリの記憶容量が少なくて済み、被検査デバイス
に対して多種多様な機能テストが可能である。 その結果、インストラクションメモリを大きくしなく
ても済み、ロジックICのテストにおける多種多様な期待
値を容易に発生することができる。したがって、ロジッ
クICに対する各種のファンクションテスト等を効率よく
行うことができる。

【図面の簡単な説明】 第１図は、この発明の半導体テスターのパターン発生器
を適用した一実施例のパターン発生器部分を中心とした
ブロック図、第２図は、被検査デバイスがラスタ演算処
理をするロジック機能付きのVRAMである場合の説明図、
第３図は、パターン発生器を中心とする半導体テスター
の全体的な構成概要図である。 1,12……パターン発生器、 2,14……インストラクションメモリ、 ３……制御信号発生回路,4……アドレス演算発生回路、
５……データ演算発生回路、６……データメモリ、７…
…演算回路、８……VRAM、 10……CPU、11……インタフェース、 13……タイミング発生器、15……プログラムカウンタ、
16……コントローラ、 17……ピンエレクトロニクス、 18……被検査デバイス（DUT）、 20……テスト電圧発生回路。

Claims (1)

1. (57)【特許請求の範囲】 １．半導体テスターのパターン発生器において、データ
   と制御信号とアドレスとを所定のタイミングで発生する
   データ発生手段と、前記データが被検査デバイスに書込
   むデータであるときに、このデータに対応して発生する
   前記アドレスに基づき、前記書込むデータが書込まれる
   データメモリと、前記被検査デバイスの演算処理又は論
   理処理に対応してあるタイミングで発生した前記データ
   発生手段からの演算処理データと前記制御信号とに基づ
   き、この演算処理データと前記データメモリに記憶され
   た前記データとに基づいて所定の演算処理をして期待値
   を出力する演算処理手段とを備えることを特徴とする半
   導体テスターのパターン発生器。 ２．前記データ発生手段は、前記データと前記制御信号
   と前記アドレスあるいはこれらのデータ若しくは信号を
   発生する元となるデータを記憶するインストラクション
   メモリと、このインストラクションメモリをアクセスす
   るアドレスを発生するプログラムカウンタと、このプロ
   グラムカウンタの値を制御するコントローラとを有し、
   前記データメモリのデータの一部は前記コントローラに
   送出される特許請求の範囲第１項記載の半導体テスター
   のパターン発生器。