JPS63108747A - ゲ−トアレイ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、メモリを内部に有するゲートアレイ集積回路
に関し、特にメモリ部を簡易化する回路を内部に有する
ゲートアレイ集積回路に関する。

〈従来の技術〉 従来、メモリを内蔵したゲートアレイ集積回路において
、大規模な回路のテストを行なう方法として、論理回路
に対するスキャンパス方式がある。

スキャンパス方式は論理回路内の順序回路をセレクタを
介して配線することにより、通常の順序回路の動作と、
シフトレジスタの動作のどちらかを自由に選択できるよ
うにし、該セレクタのセレクト信号を外部端子から与え
ることにより、シフトレジスタ動作時に外部入力端子か
ら、順次データをシフトインして、任意の順序回路に任
意のデータをセットし、また外部端子へ順次回路内の順
序回路のデータをシフトアウトして回路内部のテストを
行なう方法である。

第２図に基づき概略説明する。まずセレクタ２０および
２１がシフトデータ２２および２３を選択するようにセ
レクト信号２４を外部端子より設定する。順序回路２５
および２６は、他の回路内のセレクタ付き順序回路を同
様の配線をすることでシフトレジスタを形成し、クロッ
ク２７を入力することで、順次データがシフトして行く
、該シフトレジスタの両端は外部端子につながっており
、外部端子から順次データをシフトインしていくことに
より、任意のデータを任意の順序回路にセットできる。

この方法で順序回路２５にある値がセットされる。この
値は次のクロックが入力するまで保持され順序回路２５
の出力２３は組み合わせ回路群２８に入力される。組み
合わせ回路群２８には、前記順序回路２５の出力や、他
の順序回路の出力および外部端子からの信号が入力され
、その入力値の組み合わせによる論理値２９がセレクタ
２１のもう１つの入力に入力される。今、セレクタ２１
は順序回路２５の出力２３を選択するようにセレクト信
号２４で設定されているが、ここでセレクト信号２４を
組み合わせ回路群２８の出力２９を選択するように変更
し、クロック２７を１度入力すると、順序回路２６には
組み合わせ回路群２８の出力２９がセットされる。同様
に順序回路２５には別の組み合わせ回路群の出力３０が
セットされる。ここで再びセレクト信号２４をシフトデ
ータを選択するように設定し、順序回路にセットされた
データを外部端子へシフトアウトする。このようにシフ
トレジスタにおける任意の前後２つの連続した順序回路
間の組み合わせ回路の論理値を外部端子からその入力値
の組み合わせを任意に変えてその論理値を外部端子に取
り出すためにレジスタを介してシフトレジスタ状に配線
した順序回路を使う方法をスキャンパス方式と呼ぶ、論
理回路内のテストはスキャンパスを使って行なえるが。

メモリ部のテストはメモリテスト時にアドレス、書き込
み用データ入力、チップセレクトライトイネーブル等の
メモリ制御信号を直接外部端子から入力し、直接外部端
子へ出力して直接テストする方法が一般的である。

第３図に基づき概略説明する。通常動作時にはセレクタ
３３が論理部３１からのアドレス、書き込み用データお
よびメモリ制御信号３２を選択するようにセレクト信号
３４を外部端子から設定し、メモリ回路３５に供給され
る。メモリテスト時には、セレクタ３３が外部端子から
のアドレス、書き込み用データおよびメモリ制御信号３
６を選択するようにセレクト信号３４を設定する。他方
、メモリ回路の出力３７は論理部３１に供給されるほか
に、外部端子へ直接出力できる構造とする。

このようにしてメモリ回路のテストは外部端子からの直
接のテストが行なわれている。

〈発明の解決しようとする問題点〉 上述した従来のメモリを内蔵するゲートアレイ集積回路
は、メモリ部のテスト用の外部端子が必要となる。メモ
リ容量の増大とともに該外部端子数が増加することを余
儀無くされ、他の端子との共用を考えても、端子に対す
る制約が大きくなるという問題点がある。また、メモリ
部と論理部との接続部分はスキャンパス方式によるテス
トができないため、この部分のテストが極めて困難であ
るという問題点を有する。

〈問題点を解決するための手段および作用〉本発明に係
わるゲートアレイ集積回路はアレイ状に配置された基本
セルを有する論理部とメモリ回路を有するメモリ部を具
備したゲートアレイ集積回路において、該メモリ部中に
外部入力端子から制御可能なカウンタおよびセレクタお
よびメモリ回路入力用レジスタおよびメモリ回路出力用
レジスタを有し、該セレクタは論理部からの信号と該カ
ウンタ出力信号の何方かを外部端子より自由に選択し、
メモリ回路入力用レジスタを介してメモリ回路へ入力信
号を入力し、メモリ回路の出力信号をメモリ回路出力レ
ジスタを介して論理へ供給することを特徴としている。

上記構成に係わるゲートアレイ集積回路は、メモリのテ
スト用アドレスおよびデータをＬＳＩ内部で発生させる
ためのカウンタおよび通常時のアドレスおよびデータと
該カウンタにより発生させたアドレスおよびデータのど
ちらかを選択するセレクタを有し、該セレクタのセレク
ト信号は外部端子より直接設定し、また該セレクタおよ
び論理部と、メモリ回路の接続部にレジスタとを有する
ことで、メモリ回路のカウンタにより発生させたデータ
およびアドレスによる書き込み読み出し等のテストをク
ロック同期で行なうことができる。

〈実施例〉 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の概略図である。１．はゲー
トアレイ集積回路を、２は入出力バッファ群を、３は論
理を構成する部分をそれぞれ示しており、ここでは論理
部と呼ぶ、４は基本セル群でトランジスタ群を意味する
。３の論理部は、４の基本セル群のトランジスタの配線
を行なって回路を実現する。５が本発明の実施部である
メモリ部である。メモリは、説明を簡単にするためにこ
こでは２５６ワード×９ビツトのＲＡＭを考えるが、任
意のメモリに当てはめることができる。２５６ワードの
ＲＡＭには８ビツトのアドレスを入力させる必要がある
が、この８ビツトのアドレス信号は論理部３から与えら
れる。また、チップセレクトやライトイネーブル等のメ
モリ制御用信号および書き込み時の書き込みデータも同
様に論理部３からメモリ回路１３に供給される。これら
の信号は、第１図中６で示されており、セレクタ７へ入
力する。８はテスト用のアドレスおよびデータ発生用カ
ウンタを示すが、ここではアドレス用に８ビツト、書き
込みデータ用に９ビツトのカウンタで構成されているも
のとする。各々のカウンタには、外部端子からクリア、
イネーブル等のカウンタ制御信号９を入力し、別々に動
作できるようにすると任意のアドレス、任意のデータが
設定できる。データ側９ビツトおよびアドレス側８ビツ
トのカウンタ出力は外部端子からのメモリテスト用のチ
ップセレクト、ライトイネーブル等のメモリ制御信号と
ともに、テスト時のメモリ入力信号１０を形成してセレ
クタ７へ入力する。カウンタ８を構成する順序回路には
、スキャンバス方式用のものを用いて論理部３と同じク
ロックを入力すると、カウンタをスキャンバスに組み込
むことができる。セレクタ７には、平常時には論理部か
らの入力信号６を、またメモリテスト時には、テスト時
のメモリ入力信号１０を選択できるように外部端子から
直接セレクト信号１１を与える。セレクタ７の出力は、
入力レジスタ１２へ入力する。入力レジスタ１２は、論
理部３の順序回路と同じクロックを入力し、スキャンバ
ス方式用の順序回路を用いることでスキャンバスに組み
込める。入力レジスタ１２の出力は、メモリ回路１３（
今の場合はＲＡＭ）に入力される。メモリ回路１３の読
み出しデータは、出力レジスタ１４に入力されるが、今
の場合、９ビツトのレジスタとなる。入力レジスタ１２
と同じ方法で、出力レジスタ１４もスキャンバスに組み
込む、出力レジスタ１４の出力は論理部へ供給される。

ＬＳＩの平常動作時には、セレクタ７は論理部からの入
力信号６を選択するので、従来のメモリ内蔵のゲートア
レイ集積回路と同様の動作を行なうが、入出力レジスタ
１２．１４のためメモリ部はクロック同期となる。

次にメモリテストについて一例を示す、セレクタ７がカ
ウンタ８の出力および外部端子からのメモリ制御信号で
形成されるメモリテスト用入力信号１０を選択するよう
に、セレクト信号１１を外部端子から設定する。外部端
子からのカウントのクリア信号およびイネーブル信号９
により、データ用カウンタには任意のデータをアドレス
用カウンタには任意のアドレスを設定できる。メモリ回
路のテストは例えば、まずデータ用カウンタおよびアド
レス用カウンタに外部端子からクリア信号を入力し、カ
ウンタを初期化するとともにイネーブル信号を入力する
ことでクロックが入るたびにカウントアツプしていく。

このとき、メモリ回路制御用の信号をメモリが書き込み
動作を行なうように外部端子から設定すると、メモリに
は各アドレスにアドレスと同じデータが専き込まれてい
く。

書き込み後、再びアドレス用カウンタにクリア信号を入
力すると、アドレス用カウンタはアドレス０番地を示す
。ここで、アドレス用カウンタのイネーブルを非活性に
すると、アドレス用カウンタはクロックが入っても同じ
値を保つ。メモリ制御信号をメモリ回路が読み出し動作
となるように外部端子から設定してクロックを１度だけ
入力すると出力レジスタには、アドレス０のデータがセ
ットされる。このデータはスキャンパスを使って外部端
子へシフトアウトすることで読み出すことができる。各
アドレスについて同様に調べることにより、書き込みテ
ストが行なえる。またこの方法でクロックサイクルを変
えることで書き込み動作のスピードテストが行なえる。

読み出しテストについては、メモリに前述の方法でデー
タを書き込んでおき、メモリを読み出し動作となるよう
に外部端子より設定し、アドレス用カウンタをカウント
アツプしていく。あるアドレスｎになった時にクロック
を止めるとメモリが正常に動作しているとすればアドレ
スｎ　−１番地のデータが出力レジスタ１４にセットさ
れる。スキャンパスを使って出力レジスタ１４の値を調
べることでメモリ回路の読み出しテストが行なえる。こ
こでもグロックサイクルを変えることで読み出し動作の
スピードテストが行なえる。メモリのテスト方法には本
発明の構造にすると、種々いろいろな方法が考えら九る
。入力レジスタ１２および出力レジスタ１４は、スキャ
ンパスに組み込まれているので、メモリ回路１３を除い
た他の部分は、スキャンパスを用いてテストできる。こ
のようにして、ゲートアレイ集積回路のＬＳＩテスト効
率を上げることが可能となる。

〈発明の効果〉 以上説明したように本発明はメモリを内蔵したゲートア
レイ集積回路において、メモリ部内にメモリテスト用の
カウンタおよびセレクタを有することにより、メモリの
読み出し書き込みテストおよびスピードテストの、メモ
リ回路の論理部との接続部にレジスタを置くことで、こ
のレジスタをスキャンパスに組み込むことで、接続部の
スキャンバステストも行なえるようになり、ＬＳＩテス
トのテスト効率を向上させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す概略ブロック図、 第２図はスキャンパス方式を説明するブロック図５ 第３図は従来のメモリ内蔵ゲート集積回路のメモリ部の
テスト方式を説明するブロック図である。 １・・・ゲートアレイ集積回路、 ２・・・人出力バッフ７群 （外部入出力端子群）、 ３・・・論理部、 ４・・・基本セル群。 ５・・・メモリ部、 ６・・・論理部からのメモリ入力信号、７・・・セレク
タ、 ８・・・メモリテスト用カウンタ、 ９・・・カウンタ制御信号、 １０・・・メモリテスト用メモリ入力信号、１１・・・
セレクト信号、 １２・・・入力レジスタ、 １３・・・メモリ回路、 １４・・・出力レジスタ、

Claims (1)

【特許請求の範囲】
1. 　アレイ状に配置された基本セルを有する論理部とメモ
   リ回路を有するメモリ部を具備したゲートアレイ集積回
   路において、該メモリ部中に外部入力端子から制御可能
   なカウンタおよびセレクタおよびメモリ回路入力用レジ
   スタおよびメモリ回路出力用レジスタを有し、該セレク
   タは論理部からの信号と該カウンタ出力信号の何方かを
   外部端子より自由に選択し、メモリ回路入力用レジスタ
   を介してメモリ回路へ入力信号を入力し、メモリ回路の
   出力信号をメモリ回路出力レジスタを介して論理へ供給
   することを特徴としたゲートアレイ集積回路。