JPH0334159B2 - - Google Patents
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- Publication number
- JPH0334159B2 JPH0334159B2 JP61280624A JP28062486A JPH0334159B2 JP H0334159 B2 JPH0334159 B2 JP H0334159B2 JP 61280624 A JP61280624 A JP 61280624A JP 28062486 A JP28062486 A JP 28062486A JP H0334159 B2 JPH0334159 B2 JP H0334159B2
- Authority
- JP
- Japan
- Prior art keywords
- failure analysis
- chip select
- analysis memory
- gates
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004458 analytical method Methods 0.000 claims description 30
- 238000012360 testing method Methods 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体試験装置の不良解析メモリのリ
セツト、プリセツト回路に関する。
セツト、プリセツト回路に関する。
（従来の技術）
半導体試験装置においては、被測定デバイス
（例えばメモリIC）の不良救済（メモリセルアレ
イの不良ラインを予備のラインとつなぎ替える）
を実行する手段として、不良解析メモリをリセツ
ト（通常“０”）またはプリセツト（通常“１”）
する必要がある。換言すれば、上記不良解析メモ
リ全体とか部分的に“０”を書き込んだり、“１”
を書き込んだりする必要がある。しかしながら従
来は、不良解析メモリをリセツトまたはプリセツ
トする場合に被測定デバイスのビツト構成の全ビ
ツトまたは任意の注目する１ビツトについて行な
つていた。このため不良解析メモリをリセツトま
たはプリセツトすることを、多ビツトの構成にお
いて任意の複数ビツトについて実行する場合、長
い測定時間が必要であつた。
（例えばメモリIC）の不良救済（メモリセルアレ
イの不良ラインを予備のラインとつなぎ替える）
を実行する手段として、不良解析メモリをリセツ
ト（通常“０”）またはプリセツト（通常“１”）
する必要がある。換言すれば、上記不良解析メモ
リ全体とか部分的に“０”を書き込んだり、“１”
を書き込んだりする必要がある。しかしながら従
来は、不良解析メモリをリセツトまたはプリセツ
トする場合に被測定デバイスのビツト構成の全ビ
ツトまたは任意の注目する１ビツトについて行な
つていた。このため不良解析メモリをリセツトま
たはプリセツトすることを、多ビツトの構成にお
いて任意の複数ビツトについて実行する場合、長
い測定時間が必要であつた。
なお上記被測定デバイスのビツト構成とは、メ
モリのＩ／Ｏ（入出力端子）のビツト数の構成を
云う。例えば4kW／4BITの場合、この例のメモ
リは4BIT構成である。
モリのＩ／Ｏ（入出力端子）のビツト数の構成を
云う。例えば4kW／4BITの場合、この例のメモ
リは4BIT構成である。
（発明が解決しようとする問題点）
本発明は、上記長い測定時間が必要であるとい
う欠点を解決するために、被測定デバイスのビツ
ト構成の任意の複数ビツトを同時にリセツトまた
はプリセツトすることにより、測定時間の短縮を
図ろうとするまのである。
う欠点を解決するために、被測定デバイスのビツ
ト構成の任意の複数ビツトを同時にリセツトまた
はプリセツトすることにより、測定時間の短縮を
図ろうとするまのである。
（問題点を解決するための手段と作用）
本発明は、被測定デバイスの試験結果の内容を
記憶する不良解析メモリと、チツプセレクト信号
に応じて前記不良解析メモリにリセツト、プリセ
ツトデータを供給する回路と、前記不良解析メモ
リの各チツプセレクト端子の入力部にそれぞれ設
けられた複数のゲートと、これらゲートにそれぞ
れチツプセレクト信号を与えるチツプセレクト制
御回路と、前記ゲートを同時に任意複数選択して
該選択された複数のゲートからそれぞれ対応する
チツプセレクト端子にチツプセレクト信号を与え
る手段とを具備したことを第１の特徴とし、また
被測定デバイスの試験結果の内容を記憶する不良
解析メモリと、ライトイネーブル信号に応じて前
記不良解析メモリにリセツト、プリセツトデータ
を供給する回路と、前記不良解析メモリの各ライ
トイネーブル端子の入力部にそれぞれ設けられた
複数のゲートと、これらゲートにそれぞれリード
ライト信号を与えるリードライト制御回路と、前
記ゲートを同時に任意複数選択して該選択された
複数のゲートからそれぞれ対応するライトイネー
ブル端子へ前記リードライト制御信号を与える手
段とを具備したことを第２の特徴とし、前記被測
定デバイスのビツト構成の任意の複数ビツトを同
時にリセツトまたはプリセツトすることにより、
測定時間の短縮を図ろうとするものである。
記憶する不良解析メモリと、チツプセレクト信号
に応じて前記不良解析メモリにリセツト、プリセ
ツトデータを供給する回路と、前記不良解析メモ
リの各チツプセレクト端子の入力部にそれぞれ設
けられた複数のゲートと、これらゲートにそれぞ
れチツプセレクト信号を与えるチツプセレクト制
御回路と、前記ゲートを同時に任意複数選択して
該選択された複数のゲートからそれぞれ対応する
チツプセレクト端子にチツプセレクト信号を与え
る手段とを具備したことを第１の特徴とし、また
被測定デバイスの試験結果の内容を記憶する不良
解析メモリと、ライトイネーブル信号に応じて前
記不良解析メモリにリセツト、プリセツトデータ
を供給する回路と、前記不良解析メモリの各ライ
トイネーブル端子の入力部にそれぞれ設けられた
複数のゲートと、これらゲートにそれぞれリード
ライト信号を与えるリードライト制御回路と、前
記ゲートを同時に任意複数選択して該選択された
複数のゲートからそれぞれ対応するライトイネー
ブル端子へ前記リードライト制御信号を与える手
段とを具備したことを第２の特徴とし、前記被測
定デバイスのビツト構成の任意の複数ビツトを同
時にリセツトまたはプリセツトすることにより、
測定時間の短縮を図ろうとするものである。
（実施例）
以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の全体的構成図である。図
において１は被測定デバイスの試験結果の内容を
記憶するための不良解析メモリで、DIはデータ
入力端子、Ａはアドレス端子、WEはライトイネ
ーブル端子、CSはチツプセレクト端子である。
この不良解析メモリ１は、前記CSがチツプセレ
クト状態にありかつWEがいずれかの論理レベル
にあるとき書き込みを行ない、またCSとWEの値
に応じて読み出し動作を行なう。２は不良解析メ
モリ１へのリセツト／プリセツトデータ供給回
路、３は不良解析メモリ１のアドレス指定を行な
うアドレス制御回路、４は不良解析メモリ１のリ
ード／ライト制御回路、５はチツプセレクト制御
回路、６は被測定デバイスのビツト構成の任意複
数ビツトのリセツト／プリセツトの同時実行を可
能にするレジスタ回路、７は被測定デバイスのビ
ツト構成の任意複数ビツトのリセツト／プリセツ
トの同時実行を可能にするゲート回路である。
る。第１図は同実施例の全体的構成図である。図
において１は被測定デバイスの試験結果の内容を
記憶するための不良解析メモリで、DIはデータ
入力端子、Ａはアドレス端子、WEはライトイネ
ーブル端子、CSはチツプセレクト端子である。
この不良解析メモリ１は、前記CSがチツプセレ
クト状態にありかつWEがいずれかの論理レベル
にあるとき書き込みを行ない、またCSとWEの値
に応じて読み出し動作を行なう。２は不良解析メ
モリ１へのリセツト／プリセツトデータ供給回
路、３は不良解析メモリ１のアドレス指定を行な
うアドレス制御回路、４は不良解析メモリ１のリ
ード／ライト制御回路、５はチツプセレクト制御
回路、６は被測定デバイスのビツト構成の任意複
数ビツトのリセツト／プリセツトの同時実行を可
能にするレジスタ回路、７は被測定デバイスのビ
ツト構成の任意複数ビツトのリセツト／プリセツ
トの同時実行を可能にするゲート回路である。
第３図は上記回路５，６，７部分の詳細図であ
る。ゲート７0〜７oは被測定デバイスのビツト構
成の数（この場合ｎ＋１）だけである。チツプセ
レクト制御回路５の各出力５0〜５oはそれぞれア
ンドゲート７0〜７oの一方の入力となり、レジス
タ回路６の各出力６0〜６oはそれぞれアンドゲー
ト７0〜７oの他方の入力となり、アンドゲート７
０〜７oの各出力は不良解析メモリ１の各チツプセ
レクト端子CS0〜CSoの入力となる。レジスタ回
路６はゲート７0〜７oのうち選択されたもの（任
意複数）の入力に対し“１”を立てる。
る。ゲート７0〜７oは被測定デバイスのビツト構
成の数（この場合ｎ＋１）だけである。チツプセ
レクト制御回路５の各出力５0〜５oはそれぞれア
ンドゲート７0〜７oの一方の入力となり、レジス
タ回路６の各出力６0〜６oはそれぞれアンドゲー
ト７0〜７oの他方の入力となり、アンドゲート７
０〜７oの各出力は不良解析メモリ１の各チツプセ
レクト端子CS0〜CSoの入力となる。レジスタ回
路６はゲート７0〜７oのうち選択されたもの（任
意複数）の入力に対し“１”を立てる。
しかして上記のものにあつては、試験サイクル
に同期して不良解析メモリ１のリセツト／プリセ
ツトデータ供給回路２、アドレス制御回路３、リ
ードライト制御回路４によりそれぞれ入力デー
タ、アドレスデータ、リードライト信号を供給
し、チツプセレクト制御回路５からの任意のビツ
ト構成のチツプセレクト信号を、レジスタ回路６
に設定された任意ビツト指定出力でゲート回路７
を通すことにより、任意の複数ビツト（全ビツ
ト、１ビツトでも可）のリセツトまたはプリセツ
トを１回の実行で可能にするものである。
に同期して不良解析メモリ１のリセツト／プリセ
ツトデータ供給回路２、アドレス制御回路３、リ
ードライト制御回路４によりそれぞれ入力デー
タ、アドレスデータ、リードライト信号を供給
し、チツプセレクト制御回路５からの任意のビツ
ト構成のチツプセレクト信号を、レジスタ回路６
に設定された任意ビツト指定出力でゲート回路７
を通すことにより、任意の複数ビツト（全ビツ
ト、１ビツトでも可）のリセツトまたはプリセツ
トを１回の実行で可能にするものである。
第２図は本発明の他の実施例である。即ち不良
解析メモリ１への書き込みは、チツプセレクト端
子CS以外にライトイネーブル端子WEでも制御す
るものであり、第２図はこの場合を示したもので
ある。この場合第３図の制御回路は、前記実施例
のチツプセレクト制御回路５がリードライト制御
回路４に代わり、不良解析メモリ１のチツプセレ
クト端子CS0〜CSoがライトイネーブル端子WE0
〜WEoに代わる。
解析メモリ１への書き込みは、チツプセレクト端
子CS以外にライトイネーブル端子WEでも制御す
るものであり、第２図はこの場合を示したもので
ある。この場合第３図の制御回路は、前記実施例
のチツプセレクト制御回路５がリードライト制御
回路４に代わり、不良解析メモリ１のチツプセレ
クト端子CS0〜CSoがライトイネーブル端子WE0
〜WEoに代わる。
以上説明した如く本発明によれば、被測定デバ
イスのビツト構成の任意の複数ビツトを同時にリ
セツト、プリセツトすることにより、測定時間の
短縮が図れるものである。
イスのビツト構成の任意の複数ビツトを同時にリ
セツト、プリセツトすることにより、測定時間の
短縮が図れるものである。
第１図は本発明の一実施例の構成図、第２図は
本発明の他の実施例の構成図、第３図は上記各実
施例の要部詳細回路図である。 １…不良解析メモリ、２…リセツト／プリセツ
トデータ供給回路、３…アドレス制御回路、４…
リードライト制御回路、５…チツプセレクト制御
回路、６…レジスタ回路、７…ゲート回路、７0
〜７o…アンドゲート。
本発明の他の実施例の構成図、第３図は上記各実
施例の要部詳細回路図である。 １…不良解析メモリ、２…リセツト／プリセツ
トデータ供給回路、３…アドレス制御回路、４…
リードライト制御回路、５…チツプセレクト制御
回路、６…レジスタ回路、７…ゲート回路、７0
〜７o…アンドゲート。
Claims (1)
- 【特許請求の範囲】 １ 被測定デバイスの試験結果の内容を記憶する
不良解析メモリと、チツプセレクト信号に応じて
前記不良解析メモリにリセツト、プリセツトデー
タを供給する回路と、前記不良解析メモリの各チ
ツプセレクト端子の入力部にそれぞれ設けられた
複数のゲートと、これらゲートにそれぞれチツプ
セレクト信号を与えるチツプセレクト制御回路
と、前記ゲートを同時に任意複数選択して該選択
された複数のゲートからそれぞれ対応するチツプ
セレクト端子にチツプセレクト信号を与える手段
とを具備したことを特徴とする不良解析メモリの
リセツト、プリセツト回路。 ２ 被測定デバイスの試験結果の内容を記憶する
不良解析メモリと、ライトイネーブル信号に応じ
て前記不良解析メモリにリセツト、プリセツトデ
ータを供給する回路と、前記不良解析メモリの各
ライトイネーブル端子の入力部にそれぞれ設けら
れた複数のゲートと、これらゲートにそれぞれリ
ードライト制御信号を与えるリードライト制御回
路と、前記ゲートを同時に任意複数選択して該選
択された複数のゲートからそれぞれ対応するライ
トイネーブル端子へ前記リードライト制御信号を
与える手段とを具備したことを特徴とする不良解
析メモリのリセツト、プリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280624A JPS63136398A (ja) | 1986-11-27 | 1986-11-27 | 不良解析メモリのリセツト，プリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280624A JPS63136398A (ja) | 1986-11-27 | 1986-11-27 | 不良解析メモリのリセツト，プリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136398A JPS63136398A (ja) | 1988-06-08 |
| JPH0334159B2 true JPH0334159B2 (ja) | 1991-05-21 |
Family
ID=17627643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280624A Granted JPS63136398A (ja) | 1986-11-27 | 1986-11-27 | 不良解析メモリのリセツト，プリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136398A (ja) |
-
1986
- 1986-11-27 JP JP61280624A patent/JPS63136398A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136398A (ja) | 1988-06-08 |
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