JPH04328475A - 試験回路付半導体装置 - Google Patents
試験回路付半導体装置Info
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- JPH04328475A JPH04328475A JP3098774A JP9877491A JPH04328475A JP H04328475 A JPH04328475 A JP H04328475A JP 3098774 A JP3098774 A JP 3098774A JP 9877491 A JP9877491 A JP 9877491A JP H04328475 A JPH04328475 A JP H04328475A
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- circuit
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- test circuit
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- 238000012360 testing method Methods 0.000 title claims abstract description 102
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 230000015654 memory Effects 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 abstract description 6
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000010998 test method Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】[発明の目的]
【0002】
【産業上の利用分野】本発明は、試験回路付半導体装置
に関する。
に関する。
【0003】
【従来の技術】従来の半導体試験方法には、スキャンテ
スト方式がある。この方式は半導体に内部回路の全記憶
要素を直列に接続する試験専用配線を設けておき、この
配線を経由して内部回路の全記憶要素を制御し観測可能
とするものである。
スト方式がある。この方式は半導体に内部回路の全記憶
要素を直列に接続する試験専用配線を設けておき、この
配線を経由して内部回路の全記憶要素を制御し観測可能
とするものである。
【0004】この方式では、内部の順序論理回路をコン
ビネーション回路の様に取り扱うことができるので、半
導体装置内部の不良回析が著しく簡単にでき、特に半導
体の内部回路の逐次動作の調査検証を行うのに有効であ
る。
ビネーション回路の様に取り扱うことができるので、半
導体装置内部の不良回析が著しく簡単にでき、特に半導
体の内部回路の逐次動作の調査検証を行うのに有効であ
る。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
如き従来のスキャンテスト方式にあっては、半導体の内
部回路の全記憶要素を制御及び観測対象としなければな
らないので、半導体全体にスキャンパスを盛りこむ必要
があり、これがため膨大なハードが必要となる。特にメ
モリの様な大規模の記憶要素を含んだ回路、あるいはマ
クロと呼ばれている乗算器、加算器、ALU等の演算器
群を含んだ回路に対してスキャンパスを適用するのは膨
大なハード量の増加をまねき好ましくない。
如き従来のスキャンテスト方式にあっては、半導体の内
部回路の全記憶要素を制御及び観測対象としなければな
らないので、半導体全体にスキャンパスを盛りこむ必要
があり、これがため膨大なハードが必要となる。特にメ
モリの様な大規模の記憶要素を含んだ回路、あるいはマ
クロと呼ばれている乗算器、加算器、ALU等の演算器
群を含んだ回路に対してスキャンパスを適用するのは膨
大なハード量の増加をまねき好ましくない。
【0006】また、従来の半導体装置では、予め通常動
作とは異なる試験専用の動作モードを設け、試験のとき
は試験専用の動作をさせていた。しかし、このモード切
換え方式では、半導体内部の回路試験には有効だが、通
常動作時の動作試験までは行うことができなかった。さ
らに、従来のテスト方式では半導体装置自体の試験に使
われるのみで、PCB上に実施した場合のシステムとし
ての動作の試験はできなかった。
作とは異なる試験専用の動作モードを設け、試験のとき
は試験専用の動作をさせていた。しかし、このモード切
換え方式では、半導体内部の回路試験には有効だが、通
常動作時の動作試験までは行うことができなかった。さ
らに、従来のテスト方式では半導体装置自体の試験に使
われるのみで、PCB上に実施した場合のシステムとし
ての動作の試験はできなかった。
【0007】そこで、本発明は、メモリやマクロを含む
半導体においても内部回路のスキャンテスト化に際しオ
ーバヘッドが問題とならない試験回路付半導体装置を提
供し、さらに半導体の回路試験の他に実動作試験を行う
ことができる試験回路付半導体装置を提供することを目
的とする。
半導体においても内部回路のスキャンテスト化に際しオ
ーバヘッドが問題とならない試験回路付半導体装置を提
供し、さらに半導体の回路試験の他に実動作試験を行う
ことができる試験回路付半導体装置を提供することを目
的とする。
【0008】[発明の構成]
【0009】
【課題を解決するための手段】上記課題を解決するため
の本発明の試験回路は半導体装置は、半導体の内部回路
の記憶回路を直列に接続する第1の試験専用配線を有し
、この配線を経由して前記記憶回路の各記憶要素を制御
し観測可能とする試験回路付半導体装置において、前記
半導体の内部回路を複数部分に分割して形成し分割され
た前記内部回路の各分割部分に対応して各分割部分を独
立に試験できる部分試験回路を設け、各部分試験回路と
の間を連結しデータの入出力を行う複数の信号線を設け
、各部分試験回路と前記複数の信号線との接続を制御し
、尚かつ前記部分試験回路を独立に制御する第1の制御
回路を設け、前記複数の信号線の内容を直列的に読み出
す第2の試験専用配線を設け、たことを特徴とする
の本発明の試験回路は半導体装置は、半導体の内部回路
の記憶回路を直列に接続する第1の試験専用配線を有し
、この配線を経由して前記記憶回路の各記憶要素を制御
し観測可能とする試験回路付半導体装置において、前記
半導体の内部回路を複数部分に分割して形成し分割され
た前記内部回路の各分割部分に対応して各分割部分を独
立に試験できる部分試験回路を設け、各部分試験回路と
の間を連結しデータの入出力を行う複数の信号線を設け
、各部分試験回路と前記複数の信号線との接続を制御し
、尚かつ前記部分試験回路を独立に制御する第1の制御
回路を設け、前記複数の信号線の内容を直列的に読み出
す第2の試験専用配線を設け、たことを特徴とする
【0
010】
010】
【作用】本発明の試験回路付半導体装置では、内部回路
を機能別またはレイアウト別に分割形成し、各分割部分
に対して各分割部分をスキャン化することができる試験
回路を設け、各試験回路をバスを介して総括制御するこ
とができるので、分割部分単位で効率の良い試験ができ
る。
を機能別またはレイアウト別に分割形成し、各分割部分
に対して各分割部分をスキャン化することができる試験
回路を設け、各試験回路をバスを介して総括制御するこ
とができるので、分割部分単位で効率の良い試験ができ
る。
【0011】また、前記部分試験回路に実際動作試験と
試験動作の切換え回路と、該回路の切換え動作に合わせ
て分割部分の回路状態を保持し、次の切換え動作に合わ
せて回路を元の状態に復元させる状態復元回路を設ける
場合には、分割部分単位で動作保持及び復元ができ、実
動作状態を行ってリアルタイムの動作デバッグが可能と
なる。
試験動作の切換え回路と、該回路の切換え動作に合わせ
て分割部分の回路状態を保持し、次の切換え動作に合わ
せて回路を元の状態に復元させる状態復元回路を設ける
場合には、分割部分単位で動作保持及び復元ができ、実
動作状態を行ってリアルタイムの動作デバッグが可能と
なる。
【0012】
【実施例】以下、添付図面を参照して本発明の実施例を
説明する。
説明する。
【0013】図1は本発明の一実施例に係る試験回路付
半導体装置を示すブロック図である。本例では、まず半
導体の内部回路を機能別またはレイアウト別に3個の分
割部分(ブロック)1,2,3に分割している。分割数
は3の例で示すが、これに限定されるものではない。各
ブロック内部には、各ブロックの試験を行うための部分
試験回路4,5,6が内蔵されている。
半導体装置を示すブロック図である。本例では、まず半
導体の内部回路を機能別またはレイアウト別に3個の分
割部分(ブロック)1,2,3に分割している。分割数
は3の例で示すが、これに限定されるものではない。各
ブロック内部には、各ブロックの試験を行うための部分
試験回路4,5,6が内蔵されている。
【0014】各ブロック1,2,3は部分試験回路4,
5,6用の配線として、それぞれ複数線から成る信号入
力線7,8,9、出力線10,11,12を持っており
、これらの端子はそれぞれ共通バス13に接続されてい
る。共通バス13は各部分試験回路4,5,6を制御す
るための制御線14,15,16と接続される制御回路
17と接続されている。制御回路17は外部信号入出力
線18,19とも接続される。本例の制御回路17は、
スキャン化回路を含んでいる。信号線18,19は、I
/Oからのスキャン信号を入出力する。
5,6用の配線として、それぞれ複数線から成る信号入
力線7,8,9、出力線10,11,12を持っており
、これらの端子はそれぞれ共通バス13に接続されてい
る。共通バス13は各部分試験回路4,5,6を制御す
るための制御線14,15,16と接続される制御回路
17と接続されている。制御回路17は外部信号入出力
線18,19とも接続される。本例の制御回路17は、
スキャン化回路を含んでいる。信号線18,19は、I
/Oからのスキャン信号を入出力する。
【0015】上記構成において、制御回路17は各ブロ
ック1,2,3内の部分試験回路4,5,6と制御線1
4,15,16を介して接続されており、制御回路17
は各部分試験回路4,5,6を独立に制御することがで
きる。また、制御回路17は試験モードにおいて共通バ
ス13をスキャン化でき、各ブロック1,2,3の部分
試験回路4,5,6を逐次動作させることができる。
ック1,2,3内の部分試験回路4,5,6と制御線1
4,15,16を介して接続されており、制御回路17
は各部分試験回路4,5,6を独立に制御することがで
きる。また、制御回路17は試験モードにおいて共通バ
ス13をスキャン化でき、各ブロック1,2,3の部分
試験回路4,5,6を逐次動作させることができる。
【0016】このように、本例では、半導体の内部回路
をブロック化し、各ブロックに対して部分試験回路4,
5,6を設け、各ブロックを制御線14,15,16及
び共通バス13を介して制御回路17で制御するので、
各ブロックに適したテスト方式を採用できる。即ち、ブ
ロック化することにより、元来スキャン化テストに向か
ないメモリ、演算器等には細部までスキャン化を行なわ
ず、ブロックの入出力信号のみをスキャン化するという
方式が使え、オーバヘッドの削減ができる。従って、メ
モリ、演算器に適したテスト方式を共通のバス線を介し
て制御できることになる。
をブロック化し、各ブロックに対して部分試験回路4,
5,6を設け、各ブロックを制御線14,15,16及
び共通バス13を介して制御回路17で制御するので、
各ブロックに適したテスト方式を採用できる。即ち、ブ
ロック化することにより、元来スキャン化テストに向か
ないメモリ、演算器等には細部までスキャン化を行なわ
ず、ブロックの入出力信号のみをスキャン化するという
方式が使え、オーバヘッドの削減ができる。従って、メ
モリ、演算器に適したテスト方式を共通のバス線を介し
て制御できることになる。
【0017】図2は内部回路を具体化して示す他の実施
例としての半導体装置のブロック図である。本例では、
内部回路はスタンダードセルで構成されたランダムブロ
ック20と、演算器21と、メモリ22の3つのロブロ
ックに分割されて示されている。
例としての半導体装置のブロック図である。本例では、
内部回路はスタンダードセルで構成されたランダムブロ
ック20と、演算器21と、メモリ22の3つのロブロ
ックに分割されて示されている。
【0018】前記ランダムブロック20には、制御論理
回路入出力信号線23、制御回路内のスキャンレジスタ
の入出力線24(24a,24b)を介して一対のスキ
ャン用レジスタ列25,26が設けられている。両レジ
スタ列間は内部制御ロジック用スキャンパス27で接続
されている。また、両レジスタ列25,26は共通バス
13に対し内部制御ロジック用スキャンパス28,29
で接続されている。
回路入出力信号線23、制御回路内のスキャンレジスタ
の入出力線24(24a,24b)を介して一対のスキ
ャン用レジスタ列25,26が設けられている。両レジ
スタ列間は内部制御ロジック用スキャンパス27で接続
されている。また、両レジスタ列25,26は共通バス
13に対し内部制御ロジック用スキャンパス28,29
で接続されている。
【0019】前記演算器21は、前記共通バス13に対
し、演算器用入出力バス30,31で接続されている。 また前記レジスタ列25に対し演算器制御信号線32で
接続されている。
し、演算器用入出力バス30,31で接続されている。 また前記レジスタ列25に対し演算器制御信号線32で
接続されている。
【0020】前記メモリ22は、前記共通バス13に対
し、メモリ用バス33,34で接続されている。
し、メモリ用バス33,34で接続されている。
【0021】さらに、前記レジスタ列25,26と、演
算器21と、メモリ22とは、制御信号線35,36,
37を介して試験制御回路39と接続されている。この
制御回路39は、外部信号入出力線40と接続されてい
る。また、前記共通バス13にはシリアル用スキャン化
回路41が接続され、この回路41は外部信号入出力線
42,43と接続されている。ランダムブロック20内
はスキャン方式を採用しており、スキャン化レジスタ列
25でランダムブロック20内の記憶要素及びランダム
ブロックの入出力線をスキャン化している。ランダムブ
ロックのスキャンパス28はチップ内の共通バス13に
繋がれている。演算器21の試験回路として、演算器2
1のデータラッチの動作を保持する回路を挿入する演算
器21の制御信号は、ランダムブロック20で生成され
前述のスキャンパス27,28,29内のレジスタに保
持され、演算器21に供給される。演算器21へのデー
タ入出力を行う入出力バス30,31は前述の共通バス
13に繋がっているので、このバス30,31を介して
演算器21を試験することができる。本例でのメモリ2
2の試験回路として、メモリのアドレス入力、及びデー
タ入出力のバスを共通バス13に繋ぎ換えるバススイッ
チとメモリ制御信号を直接外部から制御できる様に試験
制御回路39で切り替える。各ブロック20,21,2
2の試験回路は試験制御回路39の制御で独立に制御で
きる様になっている。共通バス13は通常動作時には、
データバスとして振る舞う。制御線35.36.37,
38は各ブロック20,21,22の通常動作と試験モ
ード動作との切り替えと、内部状態の凍結とを行なう。
算器21と、メモリ22とは、制御信号線35,36,
37を介して試験制御回路39と接続されている。この
制御回路39は、外部信号入出力線40と接続されてい
る。また、前記共通バス13にはシリアル用スキャン化
回路41が接続され、この回路41は外部信号入出力線
42,43と接続されている。ランダムブロック20内
はスキャン方式を採用しており、スキャン化レジスタ列
25でランダムブロック20内の記憶要素及びランダム
ブロックの入出力線をスキャン化している。ランダムブ
ロックのスキャンパス28はチップ内の共通バス13に
繋がれている。演算器21の試験回路として、演算器2
1のデータラッチの動作を保持する回路を挿入する演算
器21の制御信号は、ランダムブロック20で生成され
前述のスキャンパス27,28,29内のレジスタに保
持され、演算器21に供給される。演算器21へのデー
タ入出力を行う入出力バス30,31は前述の共通バス
13に繋がっているので、このバス30,31を介して
演算器21を試験することができる。本例でのメモリ2
2の試験回路として、メモリのアドレス入力、及びデー
タ入出力のバスを共通バス13に繋ぎ換えるバススイッ
チとメモリ制御信号を直接外部から制御できる様に試験
制御回路39で切り替える。各ブロック20,21,2
2の試験回路は試験制御回路39の制御で独立に制御で
きる様になっている。共通バス13は通常動作時には、
データバスとして振る舞う。制御線35.36.37,
38は各ブロック20,21,22の通常動作と試験モ
ード動作との切り替えと、内部状態の凍結とを行なう。
【0022】図3は各ブロック20,21,22の部分
試験回路としてのスキャンパスを構成するのに必要なレ
ジスタの動作方式を示す説明図である。図において、符
号44,45,46はレジスタを示す。47はレジスタ
内容保持信号入力線を示す。48,49,50,51は
スキャンパスを示す。52はクロック入力線を、53は
モード切換え信号線を示す。54,55,56,57,
58,59は内部論理回路に対する信号入出力線を示す
。
試験回路としてのスキャンパスを構成するのに必要なレ
ジスタの動作方式を示す説明図である。図において、符
号44,45,46はレジスタを示す。47はレジスタ
内容保持信号入力線を示す。48,49,50,51は
スキャンパスを示す。52はクロック入力線を、53は
モード切換え信号線を示す。54,55,56,57,
58,59は内部論理回路に対する信号入出力線を示す
。
【0023】上記構成において、図2の共通バス13に
出力された信号はスキャン回路41を通して、信号線4
2,43により外部とのデータの受け渡しを行なう。更
に信号線42,42のスキャンパスは、半導体装置の入
出力バッファを経由して、JTAG用のスキャンパスに
接続してバスを兼用することができる。各ブロックでの
試験用パスを共用している為に、少ないハード追加で達
成できるようになる。特にJTAGのスキャンパスと試
験用のスキャンパスとを結合することにより試験用のコ
ントロール回路を共用することができる。
出力された信号はスキャン回路41を通して、信号線4
2,43により外部とのデータの受け渡しを行なう。更
に信号線42,42のスキャンパスは、半導体装置の入
出力バッファを経由して、JTAG用のスキャンパスに
接続してバスを兼用することができる。各ブロックでの
試験用パスを共用している為に、少ないハード追加で達
成できるようになる。特にJTAGのスキャンパスと試
験用のスキャンパスとを結合することにより試験用のコ
ントロール回路を共用することができる。
【0024】またJTAGのインターフェイス回路で、
内部フリップフロップの内容を読みだせ、ブロック単位
で試験回路動作、動作保持ができるのでリアルタイムの
動作デバッグが可能になる。これは半導体装置自体の評
価だけでなく半導体装置を含んだPCB及びソフトまで
評価できることになる。
内部フリップフロップの内容を読みだせ、ブロック単位
で試験回路動作、動作保持ができるのでリアルタイムの
動作デバッグが可能になる。これは半導体装置自体の評
価だけでなく半導体装置を含んだPCB及びソフトまで
評価できることになる。
【0025】以上により、複数のマクロを含んだ半導体
装置の試験が、ブロック単位に試験できる為に、効率良
くできるようになる。
装置の試験が、ブロック単位に試験できる為に、効率良
くできるようになる。
【0026】図2の本発明の実施例において実際の試験
動作について詳しく説明する。
動作について詳しく説明する。
【0027】まず図2でのランダムブロック20の試験
は、試験制御回路39にて信号線35,36を介してモ
ードを試験モードに設定することにより線28−27間
のスキャンパスを繋ぐ。このスキャンパスを介してレジ
スタ列25,26aにデータを設定する。設定するデー
タは外部入力信号線42を経由してスキャン回路41、
内部バス23を介してレジスタ列25,26aに設定さ
れる。次に制御信号線35,36を介して通常動作モー
ドに切り換え、通常の動作を行う。通常の動作終了後、
制御信号線35,36で再び試験モードに切り換えられ
、レジスタ列に蓄えられた試験結果をスキャンパスとし
ての線27,29、内部バス13を経由し、スキャン回
路41を介して出力線43に読みだす。ランダムブロッ
クの検証は読みだした値と期待値とを比較することによ
って行われる。
は、試験制御回路39にて信号線35,36を介してモ
ードを試験モードに設定することにより線28−27間
のスキャンパスを繋ぐ。このスキャンパスを介してレジ
スタ列25,26aにデータを設定する。設定するデー
タは外部入力信号線42を経由してスキャン回路41、
内部バス23を介してレジスタ列25,26aに設定さ
れる。次に制御信号線35,36を介して通常動作モー
ドに切り換え、通常の動作を行う。通常の動作終了後、
制御信号線35,36で再び試験モードに切り換えられ
、レジスタ列に蓄えられた試験結果をスキャンパスとし
ての線27,29、内部バス13を経由し、スキャン回
路41を介して出力線43に読みだす。ランダムブロッ
クの検証は読みだした値と期待値とを比較することによ
って行われる。
【0028】演算器21の試験は、まず演算器を制御し
ている信号線32を介して、レジスタ列25にデータ書
き込むことにより、設定する。レジスタ列25へのデー
タの書き込みは前記ランダムブロックの試験時に行った
手順で行える。演算器への入力信号を設定が終了したら
、試験制御回路39にて信号線37を介して演算器を試
験モードに切り換え、データ入力信号線42、スキャン
回路41、内部データバス13、演算器入力信号30を
経由して、演算器へ入力データを与える。このとき演算
器出力線31のデータバス13への出力は、制御信号線
32の設定とテスト制御信号線37の設定により禁止さ
れている。演算器への入力が完了したら、制御信号線3
7により、試験モードから通常モードへ切り換えられ、
通常の演算器動作を行う。演算結果を取り出す為には、
同様にレジスタ列25にデータを再度設定することによ
り、制御信号32の設定を換えて、演算器出力信号線3
1の禁止を解き、制御信号37にて再度試験モードに切
り換えることにより、データバス13に演算結果を出力
する。データバス13に出力されたデータはスキャン回
路41を経て出力信号線43に出力される。出力された
演算結果を期待値と比較することにより演算器の試験が
行われる。
ている信号線32を介して、レジスタ列25にデータ書
き込むことにより、設定する。レジスタ列25へのデー
タの書き込みは前記ランダムブロックの試験時に行った
手順で行える。演算器への入力信号を設定が終了したら
、試験制御回路39にて信号線37を介して演算器を試
験モードに切り換え、データ入力信号線42、スキャン
回路41、内部データバス13、演算器入力信号30を
経由して、演算器へ入力データを与える。このとき演算
器出力線31のデータバス13への出力は、制御信号線
32の設定とテスト制御信号線37の設定により禁止さ
れている。演算器への入力が完了したら、制御信号線3
7により、試験モードから通常モードへ切り換えられ、
通常の演算器動作を行う。演算結果を取り出す為には、
同様にレジスタ列25にデータを再度設定することによ
り、制御信号32の設定を換えて、演算器出力信号線3
1の禁止を解き、制御信号37にて再度試験モードに切
り換えることにより、データバス13に演算結果を出力
する。データバス13に出力されたデータはスキャン回
路41を経て出力信号線43に出力される。出力された
演算結果を期待値と比較することにより演算器の試験が
行われる。
【0029】メモリ22の試験は、入力信号線42、ス
キャン回路41、内部データバス13を介して直接メモ
リにデータを書き込み、内部データバス13、スキャン
回路41、出力線43を介して直接読みだすことにより
行われる。メモリ経の書き込み読みだしの制御は試験制
御回路39により生成される信号線38により直接行わ
れる。メモリ試験時には制御信号線37,35,36に
より他のブロックからデータバス13への出力は禁止さ
れている。
キャン回路41、内部データバス13を介して直接メモ
リにデータを書き込み、内部データバス13、スキャン
回路41、出力線43を介して直接読みだすことにより
行われる。メモリ経の書き込み読みだしの制御は試験制
御回路39により生成される信号線38により直接行わ
れる。メモリ試験時には制御信号線37,35,36に
より他のブロックからデータバス13への出力は禁止さ
れている。
【0030】以上により、本発明の試験回路にて半導体
装置内のブロックを、各々のブロックに適した試験方法
にて効率的に行うことができる。また制御信号線32,
35,36,37により各ブロック内のデータを独立に
保持あるいは設定が行えるので、例えば通常動作時に、
特定のブロックの内容をデータバス13、スキャン回路
41を介して読みだすことができる。また、スキャン回
路41により、内部データバスの内容が更に直列に読み
だし或いは書き込みされるので、入出力線42,43の
本数を削減することができる。これは、入出力信号の増
加が悩ましい高機能半導体装置にとって好都合である。 従来の試験回路方式で多くの入出力信号を必要とするた
め、実動作時に使用する入出力信号と試験用に使う入出
力信号とを独立に確保することが難しい。従って、本発
明による入出力の削減により、半導体装置の試験だけで
なく半導体装置を使った装置(システム)での使用が可
能になった。
装置内のブロックを、各々のブロックに適した試験方法
にて効率的に行うことができる。また制御信号線32,
35,36,37により各ブロック内のデータを独立に
保持あるいは設定が行えるので、例えば通常動作時に、
特定のブロックの内容をデータバス13、スキャン回路
41を介して読みだすことができる。また、スキャン回
路41により、内部データバスの内容が更に直列に読み
だし或いは書き込みされるので、入出力線42,43の
本数を削減することができる。これは、入出力信号の増
加が悩ましい高機能半導体装置にとって好都合である。 従来の試験回路方式で多くの入出力信号を必要とするた
め、実動作時に使用する入出力信号と試験用に使う入出
力信号とを独立に確保することが難しい。従って、本発
明による入出力の削減により、半導体装置の試験だけで
なく半導体装置を使った装置(システム)での使用が可
能になった。
【0031】本発明は、上記実施例に限定されるもので
はなく、本発明の要旨を逸脱しない範囲で種々変形して
実施できる。
はなく、本発明の要旨を逸脱しない範囲で種々変形して
実施できる。
【0032】
【発明の効果】以上の通り、本発明は特許請求の範囲に
記載の通りの試験回路は半導体装置であるので、追加の
ハードウエアを最大限として分割部分単位で効率の良い
試験ができる。
記載の通りの試験回路は半導体装置であるので、追加の
ハードウエアを最大限として分割部分単位で効率の良い
試験ができる。
【0033】また、前記部分試験回路に実際動作試験と
試験動作の切換え回路と、該回路の切換え動作に合わせ
て分割部分の回路状態を保持し、次の切換え動作に合わ
せて回路を元の状態に復元させる状態復元回路を設ける
場合には、分割部分単位で動作保持及び復元ができ、実
動作試験を行ってリアルタイムの動作デバッグが可能と
なる。
試験動作の切換え回路と、該回路の切換え動作に合わせ
て分割部分の回路状態を保持し、次の切換え動作に合わ
せて回路を元の状態に復元させる状態復元回路を設ける
場合には、分割部分単位で動作保持及び復元ができ、実
動作試験を行ってリアルタイムの動作デバッグが可能と
なる。
【図1】本発明の一実施例に係る試験回路付半導体装置
のブロック図。
のブロック図。
【図2】本発明の他の実施例を示す試験回路付半導体装
置のブロック図。
置のブロック図。
【図3】スキャンパスについての具体的な構成例を示す
ブロック図。
ブロック図。
1,2,3 ブロック
4,5,6 部分試験回路
13 共通バス
Claims (2)
- 【請求項1】 半導体の内部回路の記憶回路を直列に
接続する第1の試験専用配線を有し、この配線を経由し
て前記記憶回路の各記憶要素を制御し観測可能とする試
験回路付半導体装置において、前記半導体の内部回路を
複数部分に分割して形成し分割された前記内部回路の各
分割部分に対応して各分割部分を独立に試験できる部分
試験回路を設け、各部分試験回路との間を連結しデータ
の入出力を行う複数の信号線を設け、各部分試験回路と
前記複数の信号線との接続を制御し、尚かつ前記部分試
験回路を独立に制御する第1の制御回路を設け、前記複
数の信号線の内容を直列的に読み出す第2の試験専用配
線を設け、たことを特徴とする試験回路付半導体装置。 - 【請求項2】 請求項1において、前記部分試験回路
には、第1の入力信号により実際動作試験と試験動作の
切換えを行う手段と、第2の入力信号により回路状態を
保持し、前記第1の入力信号により試験動作を行った後
でも元の状態に復元できるようにした状態保持手段とを
設けたことを特徴とする試験回路付半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3098774A JPH04328475A (ja) | 1991-04-30 | 1991-04-30 | 試験回路付半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3098774A JPH04328475A (ja) | 1991-04-30 | 1991-04-30 | 試験回路付半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04328475A true JPH04328475A (ja) | 1992-11-17 |
Family
ID=14228727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3098774A Pending JPH04328475A (ja) | 1991-04-30 | 1991-04-30 | 試験回路付半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04328475A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5936976A (en) * | 1997-07-25 | 1999-08-10 | Vlsi Technology, Inc. | Selecting a test data input bus to supply test data to logical blocks within an integrated circuit |
WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
-
1991
- 1991-04-30 JP JP3098774A patent/JPH04328475A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5936976A (en) * | 1997-07-25 | 1999-08-10 | Vlsi Technology, Inc. | Selecting a test data input bus to supply test data to logical blocks within an integrated circuit |
WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
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