JP2583056B2 - Ｉｃテストシステム - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は階層構造をした分散型アーキテクチャを有
するICテストシステムに関する。

「従来の技術」 第４図は従来のICテストシステムの構成例を示す図で
ある。ICテストシステムでは、被試験素子を試験するテ
ストシーケンスが記述されたプログラムが記憶装置（図
示せず）に格納されており、中央処理装置11が記憶装置
からそのテストプログラムを読出して順次実行するよう
に構成され、例えば半導体メモリ素子を試験するための
テスト動作の全てを中央処理装置11が制御するようにな
っている。

中央処理装置11には制御線12を通してハードウェアモ
ジュール13A,13B,13C〜13Nが接続されており、中央処理
装置12がテストプログラムを解読して実行するに伴って
出力する制御信号はこれらハードウェアモジュール13A,
13B,13C〜13Nに供給される。

その制御信号は、例えば、被試験素子の所定の入力端
子に対して5.25Vの直流信号を供給するための制御信号
であり、この制御信号が供給されると、例えばハードウ
ェアモジュール13Aは5.25Vの直流信号を被試験素子の指
定された入力端子に対して供給する。

また、中央処理装置11が出力する制御信号は例えば信
号を測定することを指令する制御信号であり、直流電圧
を測定するための例えばハードウェアモジュール13B
は、この制御信号が供給されると、被試験素子の指定さ
れた出力端子に接続され、その信号電圧を測定する。

これ等のハードウェアモジュール13A,13B,13C〜13Nは
マイクロプロセッサ14が組み込まれていてもよい。汎用
の論理素子だけで試験回路を組むと膨大な個数の論理素
子を必要としても、論理回路の多くの部分をマイクロプ
ロセッサ14で組むことにより回路基板を小型に構成する
ことができる。この場合のマイクロプロセッサ14は単な
る論理素子の代替えであり、予め決められたシーケンス
制御をするだけであって、複雑な判断機能が必要とされ
るような使い方は一般にしてない。

「発明が解決しようとする問題点」 中央処理装置はプログラムの解読と実行、つまり、被
試験素子の試験を行うための制御信号をハードウェアモ
ジュールなどに出力すると共に、被試験素子が出力する
信号の測定及び測定結果の良否の判定など、ICテストシ
ステムの動作に必要とされるあらゆる演算制御を行う必
要がある。

例えば、テストプログラムに記述されている電圧信号
を被試験素子に供給する場合には、中央処理装置はその
デジタルデータ値をハードウェアモジュールに供給した
り、被試験素子の出力信号を測定する場合には、得られ
た測定値を必要に応じて補正換算し、所定の判定表と比
較して良否の判定をしたり或いはランク付けをすること
もある。

従って、中央処理装置が必要とする演算処理の時間が
長くなり、テストシステムの試験速度を容易には上げる
ことができない。

また、記憶装置に格納されている所定のプログラムを
実行中に、臨時に特別な処理をさせる場合には、その臨
時処理プログラムを記憶装置に書込んで、書込まれた臨
時プログラムに中央処理装置の実行を移すようにすれば
特別の処理をさせることはできる。しかし、このような
臨時処理をさせるには複雑な制御ステップを必要とする
し、処理効率も悪い。

またICテストシステムでは一台の中央処理装置に全て
のシステム制御を任せると試験速度が遅くなるので、複
数の処理装置を用いて構成する分散処理システムを考え
ることもできる。このような分散処理装置システムで
は、或る処理装置，例えば主処理装置が他の処理装置に
臨時的なプログラムを実行させる場合に、共有記憶装置
或いは対象処理装置に付属する記憶装置に臨時的プログ
ラムを書込み、対象処理装置はその書き込まれたプログ
ラムを読出して実行するように構成できる。この場合で
も、その臨時プログラムを記憶装置の空いている領域に
書込み、その書込まれたプログラムへ対象処理装置の実
行が移り、実行が終了すると、再び元の制御プログラム
の実行へ戻る、というように複雑な制御ステップを経る
必要があり、臨時処理の実行効率が落ちるという問題が
ある。

「問題点を解決するための手段」 この発明のICテストシステムは、被試験素子の入力端
子への制御信号の設定命令、被試験素子の出力端子から
の出力信号の測定命令などの実行命令が行単位で記録さ
れたテストプログラムを行単位で読出してその読出した
命令を複数の下位の処理装置へ送る上位の処理装置と、 上記上位の処理装置から送られた命令を実行するに必
要とする各種制御乃至処理を、上記命令に応じたプログ
ラムを読み出して、複数のハードウェアモジュールに対
して行う上記複数の下位の処理装置と、 上記下位の処理装置からの制御乃至処理に応じて被試
験素子にテスト信号を接続したり、被複数素子の出力信
号を測定したりする上記複数のハードウェアモジュール
とよりなり、 上記複数の下位の処理装置は送られた上記命令を実行
するに必要なプログラムが記憶された汎用記憶装置を備
えている他に、その汎用記憶装置より小容量で、必ず特
定の番地から書き込まれ、またその特定の番地から実行
される補助記憶装置を備えている。

「発明の作用」 この発明の構成によれば、上位の処理装置はテストプ
ログラムの行単位での実行するを制御し、プログラム行
の実際の解読及び実行は専用の複数の処理装置によって
分散して行われる。

更に、この発明の構成によれば、下位の処理装置が所
定の制御プログラムを実行中に、一時的或いは暫定的な
プログラムの実行へ効率的に変更させることが可能であ
る。

「実施例」 第１図はこの発明のICテストシステムの構成例を示す
ブロック図である。この例では、ICテストシステムは記
憶装置に格納されているテストプログラムの実行するを
制御する上位の処理装置21と、この上位の処理装置21に
制御バス22を介してその制御の下にプログラム行の実際
の実行をする複数の下位の処理装置23A,23B,23C〜23N
と、これ等下位の処理装置23A,23B,23C〜23Nに制御線24
A,24B,24C〜24Nを通して制御されるハードウェアモジュ
ール25A,25B,25C〜25Nとで階層的に構成される。

即ち、被試験素子を試験するテストプログラムは試験
の手順が行単位で記述され、上位処理装置21はそのテス
トプログラムを行単位で記憶装置から順次読出し、その
読出したプログラム行について実行するを制御する。

この上位の処理装置21には複数の下位の処理装置23A,
23B,23C〜23Nが接続されており、上位処理装置21は被試
験素子のテスト状態をみながら読出したプログラム行を
実行するかどうかを決め、実行するを決めたプログラム
行の実際の実行は下位に接続された処理装置23A,23B,23
C〜23Nの何れかに委ねられる。

下位の各処理装置23A,23B,23C〜23Nは被試験素子に対
するテスト信号を制御するに適した専用の処理装置であ
り、それぞれに接続されているハードウェアモジュール
25A,25B,25C〜25Nのいずれかにアクセスしたりテスト状
態（端子の接続や測定器の状態）等を変更したりするの
に便利な命令語体系をもち、且つマクロ命令化されてい
る。従って、上位処理装置21が自分の命令語体系を用い
てハードウェアモジュール25A,25B,25C〜25Nに対して同
じ処理を直接するより数十倍の処理速度が得られるよう
に構成されている。

下位の各処理装置23A,23B,23C〜23Nは上位の処理装置
21からプログラム行の実行を委嘱されると、そのプログ
ラム行を解読し、プログラム行の実行に入る。つまり、
各処理装置23A,23B,23C〜23Nは被試験素子に対するテス
ト信号を入出力する手順が記述された制御プログラム
を、記憶装置27に保持しており、与えられたプログラム
行の解読結果によりその制御プログラムを記憶装置27か
ら読出して、プログラム行に記述されている信号の入出
力制御をする手順を実行する。

また、各処理装置23A,23B,23C〜23Nは、上位処理装置
21から実行の委嘱を受けたプログラム行をそのまま実行
するだけではなく、プログラム行を解読し、その解読結
果に対して、被試験素子に対して予め情報が与えられて
いる機能条件、例えば、最小クロック幅、入力条件、タ
イミング関係或いは禁止条件などをチェックし、誤った
入力信号を与えてしまったり、甚だしくは被試験素子の
破損を招くような信号状態に陥ることがないように判断
しながら被試験素子に試験信号を出力し或いは出力信号
の測定を行う制御をすることもしている。

一方、各ハードウェアモジュール25A,25B,25C〜25Nは
下位の各処理装置23A,23B,23C〜23Nのプログラム行の実
行に伴う制御信号が供給され、被試験素子の指定された
入力端子に対してテスト信号を出力したり或いは被試験
素子の指定された出力端子からの信号を測定することが
できる。

このハードウェアモジュール25A,25B,25C〜25Nはマイ
クロプロセッサ26を含んでいてもよい。このマイクロプ
ロセッサ26は、多数の論理素子を置き換えたもので複雑
な判断をするする必要のない決められたシーケンスを行
うものである。このマイクロプロセッサ26は汎用のプロ
セッサが使用され、その動作が予めプログラミングされ
ていて、処理装置23A,23B,23C〜23Nからの命令により被
試験素子に対する信号の入出力を制御することができ
る。

以上のように下位の各処理装置23A,23B,23C〜23Nは上
位の処理装置21の制御の下に被試験素子に対する試験の
実際の処理の全てを実行し、上位の処理装置21は下位の
各処理装置23A,23B,23C〜23Nのプログラム行の実行制御
及び試験の良否判定結果の収集など、ICテストシステム
全体が有機的に動作するように制御する。

更にこの発明では、下位の各処理装置23A,23B,23C〜2
3Nには、上位の処理装置21から与えられたプログラム行
を実際に解読して実行するための制御プログラムが格納
されている記憶装置27A,27B,27C〜27Nの他に、それぞれ
補助記憶装置28A,28B,28C〜28Nが設けられ、それら各補
助記憶装置28A,28B,28C〜28Nに臨時的なプログラムが上
位の処理装置21から書込むことができるように構成され
る。

第２図はこの発明の要部の例を示す構成図である。下
位の処理装置23には汎用記憶装置27と補助記憶装置28と
が設けられる。汎用記憶装置27には、上位の処理装置21
から与えられるプログラム行を実行するに際し、ハード
ウェアモジュール25A,25B〜25Nを制御するための制御プ
ログラムが格納され、他方、補助記憶装置28は小容量の
記憶装置であって制御プログラムによる制御を変更する
ため等の臨時的なプログラムが一時的に格納される。そ
の臨時プログラムは制御バス22を通して上位の処理装置
21から供給され、補助記憶装置28の特定の番地、例えば
０番地から書込むことができるように構成される。

下位の処理装置23は補助記憶装置28の特定の番地、例
えば０番地から臨時プログラムを読出して実行する。従
って、下位の処理装置はこの臨時プログラムを実行する
ために、アドレスの退避及び新たなアドレス設定などを
する必要もなく直ちに臨時プログラムの実行に移ること
ができるので、下位の処理装置23による変更制御を速や
かに行うことが可能である。

第３図Ａはこの発明による臨時処理の流れ図を示す図
である。即ち、上位の処理装置21は、臨時的プログラム
の書込み先のアドレスを探す必要はなく、対象とする下
位の処理装置23が保持している補助記憶装置28に対し
て、 ：先頭番地（０番地）から臨時的プログラムを書込
む。

：所定の書込みが終了したら下位の処理装置23に臨時
処理の実行を指示する。

このプログラムの臨時書換え機能は、被試験素子に対
する試験を実行中でも随意に行うことができる。試験中
の被試験素子の状況に応じて試験条件などを変更しなが
らテストを進めることがある。例えば、試験動作中にお
いて得られた測定値に応じて次の試験条件を定めたい場
合には、その測定値に応じて変更されたプログラムを補
助記憶装置28に書込むことで対応させることができる。
また、例えば、或る単位数ごとに被試験素子に対する試
験条件を変更したいこともある。このような場合でも、
その所定数の被試験素子を試験するときにだけ変更した
プログラムを書き込むことで、他と区別した特殊試験を
課すことができる。

これに対して、補助記憶装置28が設けられていない場
合の臨時処理をする流れ図は第３図Ｂに示すようにな
る。つまり、上位の処理装置21は汎用記憶装置27のどの
領域に臨時的プログラムを書込んだら良いのかを知るた
めに、メモリ管理ルーチンを呼び出して実行する。即
ち、 ：メモリ管理ルーチンの中で汎用記憶装置27に残され
ている空きメモリ領域を探す。

：割り当てられたアドレスを設定する。

：そのアドレスを歩進させながら臨時的プログラムを
汎用記憶装置27に書込む。

：所定の書き込みが終了したら下位の処理装置23に実
行アドレスを伝達し、臨時処理の実行を指示する。

以上のように、この発明の補助記憶装置28を設けれ
ば、ICテストシステムの制御の変更が容易に且つ効率良
く行えることが、２つの流れ図での比較によっても明瞭
である。

また、制御プログラムを変更したり或いはそのデバッ
グをするにも、この発明の構成によれば、上位の処理装
置から変更プログラムを補助記憶装置に容易に書込むこ
とができ、しかも実時間でのデバッグが可能となる利点
もある。

「発明の効果」 以上に説明したように、この発明によれば、上位の処
理装置は専らプログラム行の実行するを制御し、プログ
ラム行の実際の実行は下位の複数の処理装置に分散して
行われる階層構造による構成を採る。このような分散型
アーキテクチャによって処理速度の向上を図ると共に、
各階層毎に最適な命令語体系が使用され、制御信号が出
力されるまでの処理が非常に早くなり、被試験素子に対
する試験動作を高速にすることができる。

また、この発明の構成によれば、被試験素子に対する
試験の実行中に、その状況に応じた試験処理の変更を試
験速度を殆ど落とすことなく可能にするものであり、被
試験素子に対する試験を高速に実行することができる。

【図面の簡単な説明】

第１図はこの発明の実施例を示す構成図、第２図はこの
発明の要部の例を示す図、第３図Ａ及びＢは臨時処理に
関するこの発明の流れ図及び従来の流れ図、第４図は従
来のICテストシステムの構成例を示す図である。 11:中央処理装置、12:制御線、13:ハードウェアモジュ
ール、14:マイクロプロセッサ、21:上位の処理装置、2
2:制御バス、23:下位の処理装置、24:制御線、25:ハー
ドウェアモジュール、26:マイクロプロセッサ、27:汎用
記憶装置、28:補助記憶装置。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】被試験素子の入力端子への制御信号の設定
   命令、被試験素子の出力端子からの出力信号の測定命令
   などの実行命令が行単位で記録されたテストプログラム
   を行単位で読出してその読出した命令を複数の下位の処
   理装置へ送る上位の処理装置と、 上記上位の処理装置から送られた命令を実行するに必要
   とする各種制御乃至処理を、上記命令に応じたプログラ
   ムを読み出して、複数のハードウェアモジュールに対し
   て行う上記複数の下位の処理装置と、 上記下位の処理装置からの制御乃至処理に応じて被試験
   素子にテスト信号を接続したり、被試験素子の出力信号
   を測定したりする上記複数のハードウェアモジュールと
   よりなり、 上記複数の下位の処理装置は送られた上記命令を実行す
   るに必要なプログラムが記憶された汎用記憶装置を備え
   ている他に、その汎用記憶装より小容量で、必ず特定の
   番地から書き込まれ、またその特定の番地から実行され
   る補助記憶装置を備えているICテストシステム。