JPS6029128B2

JPS6029128B2 - マイクロプログラム制御装置

Info

Publication number: JPS6029128B2
Application number: JP52123251A
Authority: JP
Inventors: 裕之泉沢
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-10-13
Filing date: 1977-10-13
Publication date: 1985-07-09
Also published as: JPS5455338A

Description

【発明の詳細な説明】本発明はマイクロプログラムにより制御されるデータ処
理装置におけるマイクロ命令ブランチ動作におけるマイ
クロプログラム制御装置に関する。

一般に、この種のマイクロプログラム制御装置の試験に
は、マイクロ命令を使用したマイクロ診断を使用するよ
うになってきている。

マイクロ診断を行う場合、マイクロ命令のブランチ動作
が試験の基本動作となっていることは良く知られている
。しかし、このマイクロ命令ブランチ動作自身が障害を
起したとすると、予め意図したマイクロが実行されずマ
イク。プログラムは予想外の方向へブランチしてしまい
障害個所の検出が非常に難しくなる。この種の障害はで
きるだけ早く検出し、試験を停止することが望ましいが
、従来は、マイクロプログラムがループに入ったことを
検出するタイムアウトチェックやマイクロプログラムの
アドレスがある一定の範囲を超えたことを検出するりミ
ットチェックなどにより障害発生後かなり時間が経過し
てから検出されている。本発明の目的はマイクロ診断に
先立ちマイクロ命令の全てのブランチ動作を試験し以後
のマイクロ診断の動作の保証を可能とするマイクロプロ
グラム制御装置を提供することにある。

本発明の装置は、制御記憶装置内のマイクロプログラム
を順次論出して実行するマイクロプログラム制御装置で
あり、制御記憶装置のアドレスを決定するマイクロプロ
グラムアドレス制御部と、制御記憶装置から読出された
マイクロ命令を保持するマイクロ命令レジスタと、現在
実行中のマィクロ命令に対応するマイクロプログラムア
ドレスを保持する現在アドレスレジスタと、マイクロ命
令レジスタ内のマイクロ命令を解読し実行するマイクロ
プログラム実行制御部とからなる通常のマイクロプログ
ラム制御装置にマイクロ命令の指示により正鱗ブランチ
先アドレスを保持する正藤アドレスレジス夕と、現在ア
ドレスと正鱗アドレスの一致を検出するための一致回路
と、マイクロ命令の指示によりセットされ前記一致回路
からの一致信号によりリセットされる一致検出フリップ
フロップと、該一致検出フリップフロップがセットされ
てから一定時間内にリセットされない場合にエラー信号
を発生するエラー検出回路とを付加して構成されている
。

次に本発明について図面を参照して詳細に説明する。

本発明の一実施例を示す第１図において、本発明の装置
は、マイクロプログラムを格納する制御記憶装置１と、
制御記憶装置１から読出されたマイクロ命令を保持する
マイクロ命令レジスタ２と、マイクロ命令を解読して実
行する機能を有するとともに複数の正解アドレスを予め
記憶した記憶回路を有するマイクロプログラム実行制御
部３と、制御記憶装置１のアドレスを決定するためのマ
イクロプログラムアドレス制御部４と、マイクロ命令レ
ジスタ２に対応するマイクロプログラムアドレスを保持
する現在アドレスレジスタ５と、マイクロ命令によって
正解ブランチ先アドレスをセットされ、これを保持する
正藤アドレスレジス夕６と、現在アドレスと正鱗アドレ
スとを比較し一致を検出するための一致回路７と、マイ
クロ命令によってセットされ一致回路７からの一致信号
によってリセットされる一致検出フリップフロップ（以
後ＳＲＦＦと表記する）８と、ＳＲＦＦ８が一定時間以
上セットされたままになっていることを検出するエラー
検出回路９とを含む。

なお、以下の説明では、信号と信号線とを同義に用いる
こともある。

制御記憶装置１に格納されているマイクロプログラムは
マイクロプログラムアドレス制御部４からのアドレス線
１０１により指定されたアドレスで読出され順次マイク
ロ命令レジスタ２に論出し線１０２を介してセットされ
、実行される。

マイクロ命令レジス夕２は実行制御フィールドＦＩとア
ドレス制御フィールドＦ２とに分割され、それぞれ線１
０３および線１０４によりマイクロプログラム実行制御
部３およびマイクロプログラムアドレス制御部４に送ら
れる。マイクロプログラムアドレス制御部４は前記信号
線１０４と現在アドレスレジスタ５からの出力線１０５
とマイクロプログラム実行制御部３からの信号線１１２
とから次に実行すべきマイクロ命令のアドレスを決定し
、議出しアドレス線１０１へ送り出す。マイクロプログ
ラム実行制御部３はマイクロ命令レジス夕２の実行制御
フィールドＦ，を線１０３を介して受けとり、これを解
読して出力線１１０，１１１，１１２と１２０を介して
指令を発することにより実行制御を行う。図中クロック
（信号）は特に明示されていないが、マイクロ命令はク
ロツクに同期して１命令づつ実行され、その都度現在ア
ドレスレジスタ５とマイクロ命令レジスタ２が更新され
ていく。ＳＲＦＦ８はマイクロ命令によって信号線１１
０が起動されたとき、論理的１レベル（以後“１”と表
記する）にセットされ、一致回路７の出力線によって論
理的０レベル（以後“０”と表記する）にリセットされ
るセット／リセット型フリップフロップである。エラー
検出回路９はＳＲＦＦ８が一定期間以上“１”にセット
されたままであるとき、エラーを検出する回路で、第２
図にその一例が示されている。第２図を参照すると、エ
ラー検出回路９はクロックが進むごとに入力値が出力値
へ移るＤ型フリップフロップ（以後ＤＦＦと表記する）
１０と論理積回路１１とを含む構成で、入力信号１０８
が２クロック以上“１”になっているとき、ェフー信号
１０９に“１”を出力する回路である。

入力信号１０８が“１”にセットされると次のクロック
でＤＦＦＩＯが“１”にセットされ線２０１に出力され
る。もし、入力信号１０８が１クロック間だけ“１”に
なっていれば、線２０１が“１”になるときは入力信号
１０８は“０”になっているので論理積回路１１による
論理積は常に“０”となり出力線１０９も常に“０”を
出力する。入力信号１０８が２クロック以上“１”にな
っていれば、ＤＦＦＩＯが“１”にセットされた時点で
論理積回路１１の入力は“１”になり、出力線１０９に
“１”を出力する。第１図に戻ると、ェフー検出回路９
からのエラー信号１０９はマイクロプログラム実行制御
部３へ送られ、この信号が“１”になると、以後マイク
ロプログラム実行は抑止される。第３図は本発明に用い
られるマイクロプログラムのフローチャートで、ブラン
チ動作の試験を行う部分をぬき出したものである。

図中、箱の左側にマイク。命令のアドレスが表示されて
いる。アドレスがＡＯであるマイクロ命令０の実行制御
フィールドＦＩを解読しこの解読結果に基づいて記憶回
路内から対応するブランチ先の正藤値アドレスＡ２を正
鱗アドレスレジスタ６にセットする。アドレスＡＩのマ
イクロ命令１には試験したいブランチ命令が含まれ、ア
ドレスＡ２へのブランチ動作を試験するためにＳＲＦＦ
８が“１”にセットされる。ブランチ動作が正常な場合
は、アドレスＡ２，Ａ３へと進み、ブランチ動作が異常
を起すと、アドレスＡ２，Ａ３以外の予期しない方向へ
進むが、この場合仮にアドレスＢ２，Ｂ３へ進むとする
。第４図はアドレスＡＩからアドレスＡ２へ正しくブラ
ンチした場合を示すタイムチャートであり、現在アドレ
スレジスタ５はクロツクＴ０，Ｔ１，Ｔ２，Ｔ３に従い
アドレスＡ０，ＡＩ，Ａ２，Ａ３へと進んでいる。

アドレスＡＯのマイクロ命令川こよりクロックＴＩで正
鱗アドレスレジスタ６に正解アドレスＡ２がセットされ
る。アドレスＡＩのマイクロ命令１によりＳＲＦＦ８が
セットされ出力線１０８がクロツクＴ２で“０”から“
１”に変化する。図中、高レベルが“０”を、低レベル
が“１”を示している。このとき、同時に現在アドレス
レジスタ５と正解アドレスレジスタ６の内容が共にＡ２
で一致信号１０７が“１”になり、クロツクＴ２でＳＲ
ＦＦ８がリセットされ、信号線１０８は“０”になる。
ＯＦＦＩＯの出力線２０１は出力線１０８の１クロック
だけ“１”の波形を１クロック遅らせて形になり、論理
積回路１１の出力であるエラー信号１０９は、１０８と
線２０１との論理積が常に“０”になることにより“０
”のままとどまりエラーが発生しなかったことを示す。
第５図はアドレスＡＩからアドレスＡ２以外の誤った方
向へブランチする場合のタイムチャートで、現在アドレ
スレジスタ５はクロックＴ０，Ｔ１，Ｔ２，Ｔ３に従し
いアドレスＡ０，ＡＩ，Ｂ２，Ｂ３と進んでいる。

クロツクＴ２でセットされたＳＲＦＦ８は一致信号１０
７が“１”にならないのでリセットされず、線１０８は
クロックＴ２以後“１”のままになっている。線１０８
の１クロック遅れ信号２０１はクロックＴ３で“１”に
なり、この結果、線１０８と線２０１の論理積であるエ
ラー信号１０９はクロツクＴ３以後“１”になる。以上
の説明から明らかなように、本実施例によるマイクロプ
ログラム制御装置は試験したいマイクロ命令のブランチ
動作が誤った方向へ進んだ場合、ただちにエラーを検出
することがわかる。

ここでいう誤った方向とは正しい方向以外の全てという
意味でブランチ動作がハードウェアの障害により予想外
の方向へ飛んだ場合も含むことになる。また、第２図に
より２クロック以上ＳＲＦＦ８がセットされていると、
エラーを検出する例を示したが、この時間はＤＦＦＩＯ
の代りにカウンタまたはシフトレジスタを使用した通常
のタイムアウト検出回路を使用すれば、任意の期間に拡
張することができる。第６図は４ビットのカウンタを使
用したエラー検出回路９の一例で、４ビットからなる十
１カウンタ１２と、カウンタ１２の４ビットが全て“１
”すなわち、２進１１１１になったことを検出する論理
積回路１３とを含む。

入力線１０８が“０’’のときはカウンタ１２は０００
０にクリアされ、入力線１０８が“１”になると、カウ
ンタ１２は０００１，００１０，・・…・と順次十カウ
ントされる。カウンター２が２進数１１１１、すなわち
ＩＧ隼数１５に達すると、論理種回路１３によりエラー
信号１０９が“１”になる。カウント数が１１１１に達
する前に入力線１０８が“０”に戻ると、カウンタ１２
は再び００００にクリアされるので出力線１０９は“０
”のままでエラーが発生しないことになる。本発明には
、以上説明したように、マイクロプログラム制御装置に
マイクロプログラムのブランチ先がある一定時間内に正
しいアドレスに達したかどうかを判定する手段を付加し
、これによりマイクロ命令のブランチ動作の障害を早期
に検出し、マイクロプログラムの暴走を防げるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示したエラー検出回路９の回路図、第３図は本
発明の一実施例を説明するためのマイクロプログラムの
フローチャート図、第４図と第５図は第３図のフローチ
ャートによる動作を時間的に示したタイムチャート図お
よび第６図は第１図で示したエラー検出回路９の他の例
を示す図である。第１図、第２図および第６図において、１……制御記憶
装置、２・・・・・・マイクロ命令レジスタ、３・・・
・・・マイクロプログラム実行制御部、４・…・・マイ
クロプログラムアドレス制御部、５・・・・・・現在ア
ドレスレジスタ、６・・・・・・正解アドレスレジスタ
、７…・・・一致回路、８・・・・・・一致検出フリッ
プフロップ、９……エラー検出回路、１０…・・・Ｄ型
フリップフロツプ、１１，１３・・・・・・論理頚回路
、１２・・・…４ビットカウンタ。系１図兼２図第３函第４図秦５図繁ら図

Claims

【特許請求の範囲】

１制御記憶装置内のマイクロプログラムを順次読出し
て実行するマイクロプログラム制御装置において、前記
制御記憶装置のアドレスを決定するマイクロプログラム
アドレス制御部と、前記制御記憶装置から読出されたマ
イクロ命令を保持するマイクロ命令レジスタと、現在実
行中のマイクロ命令に対応するマイクロプログラムアド
レスを保持する現在アドレスレジスタと、予め定めた複
数の正解ブランチ先アドレスを記憶するとともに前記マ
イクロ命令レジスタ内のマイクロ命令を実行するマイク
ロプログラム実行制御部と、マイクロ命令の指示により
前記マイクロプログラム実行制御部から与えられる前記
正解ブランチ先アドレスを保持する正解アドレスレジス
タと、現在アドレスと正解アドレスとの一致を検出する
ための一致回路と、マイクロ命令の指示によりセツトさ
れ前記一致回路からの一致信号によりリセツトされる一
致検出フリツプフロツプと、該一致検出フリツプフロツ
プがセツトされてから一定時間内にリセツトされない場
合にエラー信号を発生するエラー検出回路とから構成さ
れたことを特徴とするマイクロプログラム制御装置。