JPH03105487A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に出力ポ
ートを介して出力される信号のタイムベースエラーの少
ないマイクロプロセッサを提供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータパスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレー夕と、前記タイミングジェネレー夕の出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段とを備えていることに特
徴づけられる。また、その代表的な構成が特公昭５８−
３３５８４号公報〜（以下、文献１と略記する。）に示
されている。

発明が解決しようとする課題 しかしながら、文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なり、その結果、事象が発生してからマイクロプロセッ
サから出力信号が送出されるまでの時間のばらつき、す
なわち、タイムベースエラーがかなり大きくなるという
問題を有している。このような問題に対して、従来は割
り込みといつ手段が用いられてきたが、割り込み要求が
あってもその時点で実行している命令を処理してしまわ
ないと割り込み処理に移行できないため、マイクロプロ
セッサが割り込みを受け付けてから、実際に割り込みサ
ービスルーチンを開始するまでの時間そのものにタイム
ベースエラーが発生してしまうという問題点を有してい
た。

本発明は上記従来の問題点を解決するもので、一連の信
号パターンをタイムベースエラーを少なくして出力する
ことができる出力ポートをもったマイクロプロセッサを
提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明のマイクロプロセッサ
は、特定のクロック信号に基づいて巡回カウント動作を
行うフリーランニングカウンタト、少なくとも２種類以
上のディジタルデータを格納する比較データ格納手段と
、この比較データ格納手段のいずれか１つを選択する比
較データ選択手段と、前記フリーランニングカウンタの
カウントデータと前記比較データ格納手段のデータを比
較し、一致した場合に一致信号を出力する比較手段と、
この比較手段から出力される一致信号に基づいて巡回カ
ウント動作を行うポインタと、前記比較データ格納手段
と同数のディジタルデータを格納するマスターラッチ部
と、このマスターラッチ部のいずれか１つを選択するマ
スターラッチ選択手段と、前記マスターラッチ部のデー
タを前記比較手段から出力される一致信号に基づいて取
り込むスレーブラッチ部からなる出力ポートとを備えて
いる。

作用 本発明は上記した一成により、出力ポートを介して出力
される信号のタイムペースエラーが少ないマイクロプロ
セッサを得ることができる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は、本発明６マイクロプロセッサの構成図を示す
ものである。

第１図において、ＴＭＧＲ１００は外部クロック入力端
子１０に供給されるクロック信号をもとに命令の実行タ
イミング信号を発生するタイミングジェネレー夕であり
、その出力信号はＰＣ２００，ＩＣＲ９００及びＦＲＣ
ＩＯＯＯに供給されている。ＰＬＡ３００はプログラマ
ブルロジックアレイであり、順次実行される命令群から
なるプログラムが格納されている。ＰＣ２００はプログ
ラムカウンタであり、ＴＭＧＲＩＯＯの出力信号に基づ
いてＰＬＡ３００に格納された特定の命令を選択する。

ＦＲＣＩＯＯＯはフリーランニングカウンタであり、Ｔ
ＭＧＲ１００の出力信号をクロック信号として巡回カウ
ント動作を行う。ＦＲｃｔｏｏｏのカウントデータはロ
ーカルバス１４００を介してＩＣＲ９００及び出力ポー
ト１１００に供給される。ＩＣＲ９００はインプットキ
ャプチャレジスタ回路であり、外部信号入力端子２０〜
２７に印加される入力信号のエッジが到来したときに、
その時点のＦＲＣ１０００のカウントデータをＩＣＲ９
００内の特定のレジスタに格納する（同時に複数の入力
信号のエッジが到来したときには、複数のレジスタにＦ
ＲＣＩＯＯＯのカウントデータが格納される。）ととも
に、図示されてはいない入力信号受け付けフラグをセッ
トする機能を有している。ＰＬＡ３００から送出される
命令はコントロールバス１３００を介してＡＬＵ　４　
０　０．　　アドレスデコーダ６００（図中ではアドレ
スデコーダＡと示されている。），アドレスデコーダ８
００　（図中ではアドレスデコーダＢと示されている。

），ＩＣＲ９００及び出力ポート１１００に供給される
。また、データバス１２００はＡＬＵ４００，ＲＯＭ５
００，ＲＡＭ７００．ＩＣＲ９００及び出力ポート１１
００に接続されている。ＡＬＵ４００はディジタルデー
タの算術および論理演算を実行する演算器である。ＲＯ
Ｍ５００はあらかじめ格納されているディジタルデータ
をデータバス１２００に送出する読み出し専用メモリで
ある。ＲＡＭ７００はデータバス１２００を介してディ
ジタルデータの読み書きを行うランダムアクセスメモリ
である。出力ポート１１００はプログラムによって変え
られる一連の信号パターンを信号出力端子３０〜３７か
ら出力する。

アドレスデコーダ６００はＲＯＭ５００の７｝’レスを
選択し、アドレスデコーダ８００はＲＡＭ７００のアド
レスを選択する。

以上のように構成された本実施例のマイクロプロセッサ
について、ｈ下その動作について第１図〜第４図を用い
て説明する。

ＴＭＧＲ１００は外部クロック入力端子ｌＯに供給され
るクロック信号をもとに命令の実行タイミング信号を発
生し、この信号をＰＣ２００，ＩＣＲ９００及びＦＲＣ
ＩＯＯＯに供給する。ＰＣ２００はＴＭＧＲ１００の出
力信号に基づいてＰＬＡ３００に格納された命令群の中
から特定の命令を選択し、ＰＬＡ３００はＰＣ２００に
よって選択された命令をコマンドバス１３００に送出ス
る。ＡＬＵ４００はコマンドバス１３００から送られて
くる命令にしたがって、データパス１２００を介して送
られてくるディジタルデータの算術および論理演算を実
行し、その結果をデータバス１２００に送出する。アド
レスデコーダ６００はコマンドバス１３００を介して送
られてくる命令に基づいて特定のアドレスを選択し、Ｒ
ＯＭ５００はアドレスデコーダ６００によって選択され
たアドレスに対応する格納手段に格納されたディジタル
データをデータバス１２００に送出する。アドレスデコ
ーダ８００はコマンドバス１３０（１介して送られてく
る命令に基づいて特定のアドレスを選択し、ＲＡＭ７０
０はアドレスデコーダ８００によって選択されたアドレ
スに対応する格納手段に対し、データバス１２００から
送られてくるディジタルデータを格納あるいは既に格納
されたディジタルデータをデータバス１２００に送出す
る。

次に、第２図〜第４図を用いて出力ポート１１００につ
いて説明する。第２図は第１図の出力ポ−｝１１００の
内部伊造を示す構成図であり、第３図及び第４図は主要
部のタイミングチャートである。

第２図で比較データレジスタ１１１１〜１１１４（図中
では比較データレジスタＡ−Ｄと示されている。）は第
１図のＦＲＣＩＯＯＯのカウントデータと比較するディ
ジタルデータを格納するレジスタであり、比較データ選
択回路１１２０は比較データレジスタ１１１１．１１１
２，１１１３，１１１４のいずれか１つのレジスタを選
択し、選択したレジスタに格納されているディジタルデ
ータを比較回路１１８０に供給する。比較回路１１３０
は比較データ選択回路１１２０から供給されるディジタ
ルデータとローカルバスｉ４ｏｏを介して第１図のＦＲ
ＣＩＯＯＯから供給されるカウントデータとを比較し、
一致した場合に一致信号をスレーブラッチ回路１１８０
及び承インク回路１１７０に供給する。また、アドレス
デコーダ１１１０（図中ではアドレスデコーダＣと示さ
れている。）はコマンドパスｌ３００から送られてくる
命令にしたがい、データパス１２００を介して比較デー
タレジスタ１１１１，１１１２，１１１３，１１１４に
ディジタルデータを格納する際にアドレスを選択する。

マスターラッチ１１４１，　　１１４２，　　１１４３
．１１４４（図中ではマスターラッチＡ，　　Ｂ，　　
Ｃ，Ｄと示されている。）は出力データを格納するラッ
チであり、マスターラッチ選択回路１１５０はマスター
ラッチＩＦ４１，　　１１４２．　　１１４３．１１４
４のいずれか１つのマスターラッチを選択し、選択した
マスターラッチに格納されているディジタルデータをス
レーブラッチ回路１１６０に供給する。また、アドレス
デコーダ１１４０（図中ではアドレスデコーダＤと示さ
れている。）はコマンドバス１３００から送られてくる
命令にしたがい、データパス１２００を介してマスター
ラッチ１１４１．１１４２，１１４３，１１４４にディ
ジタルデータを格納する際にアドレスを選択する。ポイ
ンタ回路１１７０は比較回路１１３０の一致信号に基づ
いて巡回カウント動作を行い、カウントデータを比較デ
ータ選択回路１１２０及びマスターラッチ選択回路１１
５０に供給する。

また、ポインタ回路１１７０はコマンドバス１３００か
ら送られてくる初期化命令によってカウントデータを初
期化する。

以上のように構成された出力ボート１１００について、
その動作について説明する。

比較データレジス・タ１１１１，１１１２，　　１１１
３．１１１４にはプログラムにより任意のディジタルデ
ータが書き込まれる。例えば、プログラムにより比較デ
ータレジスタ１１１１に比較データが書き込まれる場合
には、まず、コマンドバス１３００を介して送られてく
る命令にしたがって、アドレスデコーダ１１１０は比較
データレジスタ１１１１を選択し、選択された比較デー
タレジスタ１１ｌ１はデータバス１　２００を介して送
られてくるディジタルデータを格納する。同様にして比
較データレジスタ１１１２，１１１３．１１１４には任
意のディジタルデータが書き込まれる。

また、マスターラッチ１１４１，　　１１４２．　　１
１４３．１１４４も同様にプログラムにより任意のディ
ジタルデータが書き込まれる。

比較データ選択回路１１２０及びマスターラッチ選択回
路ｌ１５０はポインタ回路１１７０から供給されるカウ
ントデータに応じて比較データレジスタ１１１４〜１．
１１４とマスターラッチ１１４１〜１１４４をそれぞれ
選択する。

ポインタ回路１１７０のカウントデータＩ　Ｏ　１′１
１　１２１１３１に対して、比較データ選択回路１１２
０は、比較データレジスタ１１１１，１１１２，１１１
３．１１１４を選択し、マスターラッチ選択回路１１５
０は、マスターラッチ１１４１，１１４２．１１４３．
１１４４をそれぞれ選択する。

次に、第３図を用いて一連の出力パターンを出力すると
きの動作について説明する。

第３図において、ａはＦＲＣＩＯＯＯのカウントデータ
の時間的変化を示したものであり、ｂはポインタ回路１
１７０の出力データを示し、Ｃは比較データ選択回路１
１２０から比較回路１１３０に供給される比較データを
示し、ｄはマスターラッチ選択回路１１５０からスレー
ブラッチ回路１１６０に供給される出力データを示し、
ｅはスレーブラッチ回路１１６０から出力するデータを
示し、ｆは比較回路１１３０から出力される一致信号を
示している。

ＦＲＣ１０００がダウンカウンタであり、比較データレ
ジスタ１１１１，１１１２，１１１３．１１１４にはそ
れぞれ比較データＮＡ，　　ＮＢ，　　ＮＣ，ＮＤ　（
ＮＡ＞　ＮＢ＞　ＮＣ＞　ＮＤ）が格納されており、マ
スターラッチ１１４１，　　１１４２，　　１１４３．
　　１１４４にはそれぞれ出力データＤＡ，　　ＤＢ，
　　ＤＣ，　　ＤＤが格納されているとする。初期状態
ではポインタ回路１１７０のカウントデータは′Ｏ′で
あるので、比較データ選択手段１１２０は比較データレ
ジｘ夕ｔｔｔｔを選択し、このレジスタに格納されてい
るディジタルデータＮＡを比較回路１１３０に送出し、
マスターラッチ選択回路１１５０はマスターラッチ１１
４１を選択し、このラッチ番と格納されているディジタ
ルデータＤＡをスレーブラッチ回路１１６０に送出して
いる。

比較回路１１３０は比較データ選択回路１１２０から供
給されているデイジタルデータＮＡとローカルバス１　
４００を介して送られてくる第１図番こ示したＦＲＣＩ
ＯＯＯのカウントデータを比較し、第３図の時刻ｔ１で
ＦＲＣＩＯＯＯのカウントデータがＮＡに等しくなると
、第３図ｆに示される一致信号をスレーブラッチ回路１
１６０及びポインタ回路１１７０に送出する。スレーブ
ラッチ回路１１６０は第３図ｅに示されるように比較回
路１１３０から送出される一致信号の上がりエッジで前
記マスターラッチ１ｌ４１に格納されているディジタル
データＤＡをラッチし、また、第３図ｂに示されるよう
にポインタ回路１１７０は一致信号によりカウントデー
タをｇ　０　１から１１１にカウントアップする。ポイ
ンタ回路１１７０のカウントデータが１１′になること
によって、第３図Ｃ，ｄに示すように比較回路１１３０
には比較データ選択回路１１２０から比較データＮＢが
供給され１スレーブラッチ回路１１６０にはマスターラ
ッチ選択回路１１５０から出力データＤＢが供給される
〇以後、同様にしてＦＲＣＩＯＯＯのカウントデータと
比較データ選択回路１１２０が選択する比較データとの
比較が行われ、時刻ｔ２，　　ｔ３．　　ｔ４ではＦＲ
ＣＩＯＯＯのカウントデータと比較データとが一致する
ため、比較回路１１３０から一致信号が送出される。そ
して、比較回路１１３０から一致信号が送出されるたび
にスレーブラッチ回路１１６０はマスターラッチ選択回
路で選択されたマスターラッチに格納されたディジタル
データをラッチし、ポインタ回路１１７０はカウント動
作を行う。

したがって、ある時刻でのＦＲＣＩＯＯＯのカウントデ
ータに対し、任意のカウント後のデータを比較データレ
ジスタ１１１１．　　１１１２．　　１１１３，１１１
４に格納し、比較データレジスタ１１１１，１１１２，
１１１３．　　１１１４に対応するマスターラッチ１１
４１．　　１！４２，１１４３，１１４４に任意のデー
タを格納することにより、一連の出力パターンを有する
信号をスレーブラッチ向路１１６０から出力することが
できる。

次に、第４図を用いてスレーブラッチ回路１１６０から
出力する信号パターンの変更を行う場合の動作について
説明する。

第４図において、ａはＦＲＣＩＯＯＯのカウントデータ
の時間的変化、ｂはポインタ回路１１７０の出力データ
、Ｃは比較データ選択回路１１２０から比較回路１１３
０に供給される比較データ、ｄはマスターラッチ選択回
路１１５０からスレーブラッチ回路１１６０に供給され
る出力データ、ｅはスレーブラッチ回路１１６０から出
力ナるデータ、ｆは比較回路１１３０から出力される一
致信号、ｇはコマンドバス１３００を介して供給される
ポインタの初期化信号を示している。

ある信号パターンの出力途中で信号パターンの変更を行
う場合には、マスターラッチ１１４１〜１ｌ４４及び比
較データレジスタ１１１１〜１１１４のデータを書き換
えた後、ポインタ回路１１７０の初期化を行う。第４図
では、ポインタ回路１１７０のカウントデータが３２′
のときに信号パターンの変更を行った場合の動作を示し
ている。

時刻ｔ３でマスターラッチ１１４ｌ〜１１４４のデータ
をＤＡ’，　　ＤＢ’，　　ＤＣ″，　　ＤＤ’に、比
較データレジスタ１ｌ１１〜１１１４のデータをＮＡ’
　　ＮＢ’，　　ＮＯ’，　　ＮＤ’　　（ＮＡ’　＞
ＮＢ’　＞ＮＯ’＞ＮＤ”）にそれぞれ書き換えが完了
し、時刻ｔ４でコマンドバス１３００を介して供給され
るポインタ回路初期化信号によりポインタ回路１１７０
の初期化が行われる。ポインタ回路１１７０の初期化に
よってＮ　　Ｃｌ　　ｄに示されるように比較データは
ＮＡ’　　マスターラッチ選択回路１１５０からスレー
ブラッチに供給されるデータはＤＡ’に変更される。以
後、変更した比較データ及び出力データに基づいて新た
な一連の出力パターンを有する信号をスレーブラッチ回
路１１６０から出力する。

このように信号パターンの変更を行う場合にポインタ回
路１１７０の初期化を行うことによって、ポインタ回路
１１７０のカウント状態に関係なく新たな信号パターン
を正しい順序で出力することができる。なお、ポインタ
回路１１７０のカウント状態が“２′以外のいかなる状
態でも同様に出力信号のパターンを変更することができ
る。

このように、マスターラッチ１１４１，１１４２，１１
４３，１１４４からスレーブラッチ回路１１６０へのデ
ータの転送が比較データレジスタｃｉｏｏｏのカウント
データを比較する比較回路１１３０の一致検出信号によ
って自動的に行われるように構成することにより、非同
期で入力される外部信号のエッジを検出してから、あら
かじめ決められた時間後に出力ポート１１００から任意
の信号パターンの信号を送出させる場合にはタイムベー
スエラーを最小限に押さえることができる。

すなわち、第１図に示した実施例において外部信号入力
端子２０〜２７のいずれかに印加される入力信号のエッ
ジが到来すると、その直後にＩＣＲ９００がその時点の
タイミング情報としてＦＲＣ１０００のカウントデータ
をＩＣＲ９００内の特定のレジスタに格納するので、入
力信号の正確な到来時点はソフトウェアによって確認す
ることが可能であり、出力ポー｝１１００から一連の信
号パターンを有する出力信号を送出し始める目標時点ま
での時間差データをデータバス１２００に送出して比較
データレジスタ１１１１に格納し、また、引き続き送出
する出力信号のそれぞれの時間間隔に対応した時間差デ
ータをデータバス１２００を介して比較データレジスタ
１１１２〜１１１４に格納し、比較データレジスタに格
納した設定時間ごとに出力したいデータをデータパス１
２００を介してマスターラッチ１１４１〜１１４４に格
納すれば、出力ポート１　１００からはタイムベースエ
ラーの少ない一連の信号パターンを有する出力信号が得
られる。

したがって、第１図および第２図に示したマイクロプロ
セッサではタイムベースエラーの少ない一連の信号パタ
ーン出力を容易に得ることができる。

なお、実施例において出力ポートの比較データレジスタ
及びマスターラッチはそれぞれ４本ずつの構成になって
いるが、出力ボートから出力する信号のパターンの複雑
さに応じて２本以上いくつ′設けた場合でもまったく同
様な効果が得られる。

発明の効果 以上のように本発明は、特定のクロック信号に基づいて
巡回カウント動作を行うフリーランニングカウンタ（Ｆ
ＲＣＩＯＯＯ）と、少なくとも２種類以上のディジタル
データを格納する比較データ格納手段（比較データレジ
スタ１１１１〜１１１４）と、前記比較データ格納手段
のいずれか１つを選択する比較データ選択手段（比較デ
ータ選択回路１１２０）と、前記フリーランニングカウ
ンタのカウントデータと前記比較データ格納手段のデー
タを比較し、一致した場合に一致信号を出力する比較手
段（比較回路１１３０）と、前記比較手段から出力され
る一致信号に基づいて巡回カウント動作を行うポインタ
（ポインタ回路１１７０）　と、前記比較データ格納手
段と同数のディジタルデータを格納するマスターラッチ
部（マスターラッチ１１４１〜１１４４）と、前記マス
ターラッチ部のいずれか１つを選択するマスターラッチ
選択手段（マスターラッチ選択回路１１５０）と、前記
マスターラッチ部のデータを前記比較手段から出力され
る一致信号に基づいて取り込むスレープラッチ部（スレ
ーブラッチ回路１１８０）からなる出力ボート（出力ポ
ート１１００）を設けることにより、タイムベースエラ
ーの少ない一連の信号パターンを出力することができる
マイクロプロセッサを得ることができ、その実用効果は
大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成を示すブロック図、第２図は出力ポート部の具体
的な構成例を示すブロック図、第３図及び第４図は第２
図の主要部のタイミングチャートである。 １００・・・タイミングジェネレー夕、　　２００・・
・プログラムカウンタ、　　３００・・・Ｐ　Ｌ　Ａ，
４００・・・ＡＬＵ１　　５００・・・ＲＯＭ，　　　
７００・・・ＲＡＭ１　　９００・・・ＩＣＲ１　　１
０００・・・ＦＲＣ１１　１００・・・出力ボート、　
　１１１１〜１１１４・・・比較データレジスタ、　　
１１３０・・・比較回路、１１４１〜１１４４・・・マ
スターラッチ１１１６０・・・スレーブラッチ、　　１
　１　７　０　゜゜゜ポインタ回路。

Claims (3)

【特許請求の範囲】
1. （１）特定のクロック信号に基づいて巡回カウント動作
   を行うフリーランニングカウンタと、少なくとも２種類
   以上のディジタルデータを格納する比較データ格納手段
   と、 前記比較データ格納手段のいずれか１つを選択する比較
   データ選択手段と、 前記フリーランニングカウンタのカウントデータと前記
   比較データ格納手段のデータとを比較し、一致した場合
   に一致信号を出力する比較手段と、前記比較手段から出
   力される一致信号に基づいて巡回カウント動作を行うポ
   インタと、 前記比較データ格納手段と同数のディジタルデータを格
   納するマスターラッチ部と、 前記マスターラッチ部のいずれか１つを選択するマスタ
   ーラッチ選択手段と、 前記マスターラッチ部のデータを前記比較手段から出力
   される一致信号に基づいて取り込むスレーブラッチ部か
   らなる出力ポートとを備えたことを特徴とするマイクロ
   プロセッサ。
2. （２）比較データ選択手段及びマスターラッチ選択手段
   は、ポインタのカウントデータに基づいて選択を変更す
   る請求項１記載のマイクロプロセッサ。
3. （３）ポインタは、マイクロプロセッサの命令によって
   カウント初期状態に設定される請求項１記載のマイクロ
   プロセッサ。