JPS5936853A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS5936853A JPS5936853A JP57146367A JP14636782A JPS5936853A JP S5936853 A JPS5936853 A JP S5936853A JP 57146367 A JP57146367 A JP 57146367A JP 14636782 A JP14636782 A JP 14636782A JP S5936853 A JPS5936853 A JP S5936853A
- Authority
- JP
- Japan
- Prior art keywords
- register
- read
- address
- data
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2226—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test ALU
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は演算処理装置に関する。
従来、演算処理装置は、第１図に示すように、マイクロ
命令レジスタ５に保持されたマイクロ命令で示されるレ
ジスタメモリ４のアドレスをセレクタ６で選択すること
により、第１のマシンサイクルでレジスタメモリ４のデ
ータをレジスタ】に保持し、第２のマシンサイクルでレ
ジスタメモリ４のデータをレジスタ２に保持し、第３の
マシンサイクルで演ａ、装置９で演算した結果をレジス
タメモリ４に書込み、一つのマイクロ命令の実行が終了
するようになっていた。従ってレジスタメモリ４の書込
み時のエラーは検出されないが、又はパリティチェック
機能付きであれは、レジスタメモリ４に書込んだデータ
が必要になった時点でエラーを検出できるが、どの部分
のエラーか判断できないという欠点があった。
命令レジスタ５に保持されたマイクロ命令で示されるレ
ジスタメモリ４のアドレスをセレクタ６で選択すること
により、第１のマシンサイクルでレジスタメモリ４のデ
ータをレジスタ】に保持し、第２のマシンサイクルでレ
ジスタメモリ４のデータをレジスタ２に保持し、第３の
マシンサイクルで演ａ、装置９で演算した結果をレジス
タメモリ４に書込み、一つのマイクロ命令の実行が終了
するようになっていた。従ってレジスタメモリ４の書込
み時のエラーは検出されないが、又はパリティチェック
機能付きであれは、レジスタメモリ４に書込んだデータ
が必要になった時点でエラーを検出できるが、どの部分
のエラーか判断できないという欠点があった。
本発明の目的は、演算結果を格納するレジスタメモリに
データ読出し専用のアドレス端子と、データ書込み読出
し兼用のアドレス端子と、データ書込み端子と、前記デ
ータ読出し書込み兼用アドレスにより読出されたデータ
と前記書込みデータとを比較する比較器と、該比較器の
比較結果を出力する端子とを有するレジスタメモリを使
用し、演算結果をデータ読出し書込み兼用アドレスに盲
込み、この書込みデータを直ちに読出し演算結果と比較
し、比較結果が不一致であれば書込みエラー信号を出力
しエラー処理の制御信号とし、信頼性を高め、しかも処
理速度を落さない演算処ＦＴ！装置を提供することにあ
る。
データ読出し専用のアドレス端子と、データ書込み読出
し兼用のアドレス端子と、データ書込み端子と、前記デ
ータ読出し書込み兼用アドレスにより読出されたデータ
と前記書込みデータとを比較する比較器と、該比較器の
比較結果を出力する端子とを有するレジスタメモリを使
用し、演算結果をデータ読出し書込み兼用アドレスに盲
込み、この書込みデータを直ちに読出し演算結果と比較
し、比較結果が不一致であれば書込みエラー信号を出力
しエラー処理の制御信号とし、信頼性を高め、しかも処
理速度を落さない演算処ＦＴ！装置を提供することにあ
る。
本発明によると、演算装置と、該演′に装置の第１及び
第２の入力データを一時的に保持する第１および第２の
レジスタと、演算結果を格納するレジスタメモリの書込
みアドレスを一時保持する第３のレジスタと、読出専用
のアドレスの端子、該読出専用のアドレスにより読出さ
れるデータの読出端子、読出し書込み兼用のアドレスの
端子、データ書込み端子、及び前記読出し書込み兼用ア
ドレスにより読出されたデータと前記書込み端子のデー
タを比較する比較器Ｉ及び該比較器の比較結果を出力す
る端子を有するレジスタメモリと、前記演算装置の演算
モードを保持する演算モードレジスタとを含み、実行中
の１つ前のマイクロ命令で設定されたアドレスを前記第
３のレジスタに保持し実行中の命令の第１のマシンサイ
クルで比較結果によりレジスタメモリの書込みエラーを
検出できるようにしたことを特徴とする演舞処理装置が
得られる。
第２の入力データを一時的に保持する第１および第２の
レジスタと、演算結果を格納するレジスタメモリの書込
みアドレスを一時保持する第３のレジスタと、読出専用
のアドレスの端子、該読出専用のアドレスにより読出さ
れるデータの読出端子、読出し書込み兼用のアドレスの
端子、データ書込み端子、及び前記読出し書込み兼用ア
ドレスにより読出されたデータと前記書込み端子のデー
タを比較する比較器Ｉ及び該比較器の比較結果を出力す
る端子を有するレジスタメモリと、前記演算装置の演算
モードを保持する演算モードレジスタとを含み、実行中
の１つ前のマイクロ命令で設定されたアドレスを前記第
３のレジスタに保持し実行中の命令の第１のマシンサイ
クルで比較結果によりレジスタメモリの書込みエラーを
検出できるようにしたことを特徴とする演舞処理装置が
得られる。
第２図は不発明の一実施例のブロック図、第３図はその
ｇ作を説明するタイムチャート、第４図は第２図中のレ
ジスタメモリの詳細を示すもので、第２図で１は第１の
レジスタ／％２は第２のレジスタ、３は第３のレジスタ
、４はレジスタメモリ、５はマイクロ命令レジスタ、７
けリードアドレスセレクタ、８は演算モードレジスタ、
９は演算装置である。また第４図中１１は出力ドライツ
ク、１２は比較器、１３は読出専用のアドレス端子、１
４は咳読出専用のアドレスによシ読出されるデータの読
出端子、１５は読出し書込み兼用のアドレス端子、１６
はデータ書込み端子、及び１７は前記読出し書込み兼用
アドレスにより読出されたデータの読出端子である。マ
イクロ命令がマイクロ命令レジスタ５に保持されると、
命令毎にファンクションコードがデコードされ、萌紀マ
イクロ命令レジスタ５に保持されている命令の動作が決
定される。
ｇ作を説明するタイムチャート、第４図は第２図中のレ
ジスタメモリの詳細を示すもので、第２図で１は第１の
レジスタ／％２は第２のレジスタ、３は第３のレジスタ
、４はレジスタメモリ、５はマイクロ命令レジスタ、７
けリードアドレスセレクタ、８は演算モードレジスタ、
９は演算装置である。また第４図中１１は出力ドライツ
ク、１２は比較器、１３は読出専用のアドレス端子、１
４は咳読出専用のアドレスによシ読出されるデータの読
出端子、１５は読出し書込み兼用のアドレス端子、１６
はデータ書込み端子、及び１７は前記読出し書込み兼用
アドレスにより読出されたデータの読出端子である。マ
イクロ命令がマイクロ命令レジスタ５に保持されると、
命令毎にファンクションコードがデコードされ、萌紀マ
イクロ命令レジスタ５に保持されている命令の動作が決
定される。
第３図に示す第１のマイクロ命令（ａｌ （ＩＮＳ’ｌ
”（１１）が前記マイクロ命令レジスタ５に保持される
と、３つのマシンサイクル（第３図（ｂ） ）で命令の
実行が行われる。先ず、第１のマシンサイクルで３２ビ
ツトのマイクロ命令レジスタ５の内８ビットがセレクタ
７を通してレジスタメモリ４のリードアドレスとなシ、
読出されたデータがレジスタ１に保持される（第３図（
Ｃ））。このリードアドレスは演算結果の格納アドレス
となる為レジスタ３に保持される（第３図（ｆ））。又
、前記マイクロ命令レジスタ５内の４ビツトが演算モー
ドレジスタ８に保持され（第３図（ｉ））、演算装＃９
の動作を指示する。次に第２のマシンサイクルでマイク
ロ命令レジスタ５の内の前記８ビツトとは別の８ビツト
がセレクタ７を通してレジスタメモリ４のアドレスとな
シ、読出され／ヒデータがレジスタ２に保持される（＠
３図（ｄ））。次に第３のマシンサイクルでは演算動作
が行われ（第３図（ｅ））、第３図（１１）の書込みパ
ルスでレジスタメモリ４のレジスタ３で示すアドレスに
書込まれる。これでマイクロ命令１１ （ＩＮ８ Ｔ（
ｉｔ）の実行は完了する。
”（１１）が前記マイクロ命令レジスタ５に保持される
と、３つのマシンサイクル（第３図（ｂ） ）で命令の
実行が行われる。先ず、第１のマシンサイクルで３２ビ
ツトのマイクロ命令レジスタ５の内８ビットがセレクタ
７を通してレジスタメモリ４のリードアドレスとなシ、
読出されたデータがレジスタ１に保持される（第３図（
Ｃ））。このリードアドレスは演算結果の格納アドレス
となる為レジスタ３に保持される（第３図（ｆ））。又
、前記マイクロ命令レジスタ５内の４ビツトが演算モー
ドレジスタ８に保持され（第３図（ｉ））、演算装＃９
の動作を指示する。次に第２のマシンサイクルでマイク
ロ命令レジスタ５の内の前記８ビツトとは別の８ビツト
がセレクタ７を通してレジスタメモリ４のアドレスとな
シ、読出され／ヒデータがレジスタ２に保持される（＠
３図（ｄ））。次に第３のマシンサイクルでは演算動作
が行われ（第３図（ｅ））、第３図（１１）の書込みパ
ルスでレジスタメモリ４のレジスタ３で示すアドレスに
書込まれる。これでマイクロ命令１１ （ＩＮ８ Ｔ（
ｉｔ）の実行は完了する。
次いでマイクロ命令レジスタ５に第３図（ａ）のマイク
ロ命令（Ｉ Ｎ ８１’ （ｚ））が保持され［Ｉ Ｎ
８ ｉ’ （ｌｌ）同様に実行される。マイクロ命令
（Ｉ Ｎ ８ Ｔ （２））の第１のマシンサイクルで
は（ＩＮＳＴ（ＩＪ）の演算モードが演算モードレジス
タ８に、又、（ＩＮＳＴ（ｉマイクロ命令の格納アドレ
スがレジスタ３に保持されでおり、演算装置９０出力テ
ータとレジスタ３の示すアドレスで読出されたテークが
第４図に示す比較器１２で比較され、比較結果にエラー
かある時１ｊ不一致信号（第３図（ｇ））としてレジス
タメモリ４から出力される。この出力信号により演算処
理装置が停止し書込みエラーが発生したことを知らせる
。
ロ命令（Ｉ Ｎ ８１’ （ｚ））が保持され［Ｉ Ｎ
８ ｉ’ （ｌｌ）同様に実行される。マイクロ命令
（Ｉ Ｎ ８ Ｔ （２））の第１のマシンサイクルで
は（ＩＮＳＴ（ＩＪ）の演算モードが演算モードレジス
タ８に、又、（ＩＮＳＴ（ｉマイクロ命令の格納アドレ
スがレジスタ３に保持されでおり、演算装置９０出力テ
ータとレジスタ３の示すアドレスで読出されたテークが
第４図に示す比較器１２で比較され、比較結果にエラー
かある時１ｊ不一致信号（第３図（ｇ））としてレジス
タメモリ４から出力される。この出力信号により演算処
理装置が停止し書込みエラーが発生したことを知らせる
。
本発明は以上説明したように処理速度を落すことなく、
レジスタメモリに書込んだ演算結果が正しくなければ不
一致信号を出力し、書込みエラーを早期に発見でき信頼
性を高める効果がある。
レジスタメモリに書込んだ演算結果が正しくなければ不
一致信号を出力し、書込みエラーを早期に発見でき信頼
性を高める効果がある。
第１図は従来の一例を示すブロック図、第２図は本発明
の一実施例を示すブロック図、第３図は本発明の動作を
示すタイツ、チャート、第４図は本発明で使用するレジ
スタメモリの一例のブロック図である。 １・・・・・・第１のレジスタ、２・・・・・・第２の
レジスタ、３・・・・・・第３のレジスタ、４・・・・
・・レジスタメモリ、５・・・・・・マイクロ命令レジ
スタ、７・・・・・リー ドアドレスセレクタ、８・・
・・・演算モードレジスタ、９・・・・・・演算装置、
１１・・・・・出方ドライバ、１２・・・山比較器。 箭１＠ 一較綬キａ号 第 ２ ＠ １弓五とテプ 第 ４面
の一実施例を示すブロック図、第３図は本発明の動作を
示すタイツ、チャート、第４図は本発明で使用するレジ
スタメモリの一例のブロック図である。 １・・・・・・第１のレジスタ、２・・・・・・第２の
レジスタ、３・・・・・・第３のレジスタ、４・・・・
・・レジスタメモリ、５・・・・・・マイクロ命令レジ
スタ、７・・・・・リー ドアドレスセレクタ、８・・
・・・演算モードレジスタ、９・・・・・・演算装置、
１１・・・・・出方ドライバ、１２・・・山比較器。 箭１＠ 一較綬キａ号 第 ２ ＠ １弓五とテプ 第 ４面
Claims (1)
- 演算装置と、該演算装置の第１及び第２の入力データを
一時的に保持する第１および第２のレジスタと、演算結
果を格納するレジスタメモリの書込みアドレスを一時保
持する第３のレジスタと、読出専用のアドレスの端子、
該読出専用のアドレスによシ読出されるデータの読出端
子、読出し書込み兼用のアドレスの端子、データ書込み
端子、及び前記読出し書込み兼用アドレスによシ読出さ
れたデータと前記書込み端子のデータを比較する比較器
及び該比較器の比較結果を出力する端子を有するレジス
タメモリと、前記演算装置の演算モードを保持する演算
モードレジスタとを含み、実行中のｌ′ｌ）前のマイク
ロ命令で設定されたアドレスを前記第３のレジスタに保
持し実行中の命令の第１のマシンサイクルで比較結果に
ょシレジスタメモリの書込みエラーを検出できるように
したことを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146367A JPS5936853A (ja) | 1982-08-24 | 1982-08-24 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146367A JPS5936853A (ja) | 1982-08-24 | 1982-08-24 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936853A true JPS5936853A (ja) | 1984-02-29 |
Family
ID=15406113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57146367A Pending JPS5936853A (ja) | 1982-08-24 | 1982-08-24 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263727A (ja) * | 1985-05-20 | 1986-11-21 | Diafoil Co Ltd | フイルムの横延伸方法 |
| JPH03129523A (ja) * | 1989-07-11 | 1991-06-03 | Tandem Comput Inc | データ処理方法及び装置 |
-
1982
- 1982-08-24 JP JP57146367A patent/JPS5936853A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263727A (ja) * | 1985-05-20 | 1986-11-21 | Diafoil Co Ltd | フイルムの横延伸方法 |
| JPH03129523A (ja) * | 1989-07-11 | 1991-06-03 | Tandem Comput Inc | データ処理方法及び装置 |
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