JPS6029128B2 - microprogram controller - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプログラムにより制御されるデータ処
理装置におけるマイクロ命令ブランチ動作におけるマイ
クロプログラム制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a microprogram control device for microinstruction branch operations in a data processing device controlled by a microprogram.

一般に、この種のマイクロプログラム制御装置の試験に
は、マイクロ命令を使用したマイクロ診断を使用するよ
うになってきている。In general, microdiagnosis using microinstructions has been increasingly used to test this type of microprogrammed control device.

マイクロ診断を行う場合、マイクロ命令のブランチ動作
が試験の基本動作となっていることは良く知られている
。しかし、このマイクロ命令ブランチ動作自身が障害を
起したとすると、予め意図したマイクロが実行されずマ
イク。プログラムは予想外の方向へブランチしてしまい
障害個所の検出が非常に難しくなる。この種の障害はで
きるだけ早く検出し、試験を停止することが望ましいが
、従来は、マイクロプログラムがループに入ったことを
検出するタイムアウトチェックやマイクロプログラムの
アドレスがある一定の範囲を超えたことを検出するりミ
ットチェックなどにより障害発生後かなり時間が経過し
てから検出されている。本発明の目的はマイクロ診断に
先立ちマイクロ命令の全てのブランチ動作を試験し以後
のマイクロ診断の動作の保証を可能とするマイクロプロ
グラム制御装置を提供することにある。It is well known that microinstruction branching is the basic test operation when performing microdiagnosis. However, if this microinstruction branch operation itself causes a failure, the intended microcontroller will not be executed and the microinstruction branch operation itself will fail. The program branches in unexpected directions, making it extremely difficult to detect the failure location. It is desirable to detect this type of failure as soon as possible and stop the test, but conventionally, there is a timeout check to detect that the microprogram has entered a loop, or a timeout check to detect that the microprogram's address has exceeded a certain range. The failure was detected a considerable amount of time after the failure occurred, such as through a mitt check. SUMMARY OF THE INVENTION It is an object of the present invention to provide a microprogram control device that tests all branch operations of microinstructions prior to microdiagnosis and is capable of guaranteeing subsequent microdiagnosis operations.

本発明の装置は、制御記憶装置内のマイクロプログラム
を順次論出して実行するマイクロプログラム制御装置で
あり、制御記憶装置のアドレスを決定するマイクロプロ
グラムアドレス制御部と、制御記憶装置から読出された
マイクロ命令を保持するマイクロ命令レジスタと、現在
実行中のマィクロ命令に対応するマイクロプログラムア
ドレスを保持する現在アドレスレジスタと、マイクロ命
令レジスタ内のマイクロ命令を解読し実行するマイクロ
プログラム実行制御部とからなる通常のマイクロプログ
ラム制御装置にマイクロ命令の指示により正鱗ブランチ
先アドレスを保持する正藤アドレスレジス夕と、現在ア
ドレスと正鱗アドレスの一致を検出するための一致回路
と、マイクロ命令の指示によりセットされ前記一致回路
からの一致信号によりリセットされる一致検出フリップ
フロップと、該一致検出フリップフロップがセットされ
てから一定時間内にリセットされない場合にエラー信号
を発生するエラー検出回路とを付加して構成されている
。The device of the present invention is a microprogram control device that sequentially logics and executes microprograms in a control storage device, and includes a microprogram address control unit that determines the address of the control storage device, and a microprogram address control unit that determines the address of the control storage device, and It usually consists of a microinstruction register that holds instructions, a current address register that holds the microprogram address corresponding to the microinstruction currently being executed, and a microprogram execution control unit that decodes and executes the microinstruction in the microinstruction register. In the microprogram control device of the microprogram, there is a Seito address register that holds the correct branch destination address according to instructions from the microinstruction, a match circuit for detecting a match between the current address and the main address, and a matching circuit that holds the correct branch destination address according to instructions from the microinstruction. It is constructed by adding a coincidence detection flip-flop that is reset by a coincidence signal from the coincidence circuit, and an error detection circuit that generates an error signal if the coincidence detection flip-flop is not reset within a certain period of time after being set. ing.

次に本発明について図面を参照して詳細に説明する。Next, the present invention will be explained in detail with reference to the drawings.

本発明の一実施例を示す第１図において、本発明の装置
は、マイクロプログラムを格納する制御記憶装置１と、
制御記憶装置１から読出されたマイクロ命令を保持する
マイクロ命令レジスタ２と、マイクロ命令を解読して実
行する機能を有するとともに複数の正解アドレスを予め
記憶した記憶回路を有するマイクロプログラム実行制御
部３と、制御記憶装置１のアドレスを決定するためのマ
イクロプログラムアドレス制御部４と、マイクロ命令レ
ジスタ２に対応するマイクロプログラムアドレスを保持
する現在アドレスレジスタ５と、マイクロ命令によって
正解ブランチ先アドレスをセットされ、これを保持する
正藤アドレスレジス夕６と、現在アドレスと正鱗アドレ
スとを比較し一致を検出するための一致回路７と、マイ
クロ命令によってセットされ一致回路７からの一致信号
によってリセットされる一致検出フリップフロップ（以
後ＳＲＦＦと表記する）８と、ＳＲＦＦ８が一定時間以
上セットされたままになっていることを検出するエラー
検出回路９とを含む。In FIG. 1 showing an embodiment of the present invention, the apparatus of the present invention includes a control storage device 1 storing a microprogram;
A microinstruction register 2 that holds microinstructions read out from the control storage device 1; and a microprogram execution control unit 3 that has a function of decoding and executing microinstructions and a storage circuit that stores a plurality of correct addresses in advance. , a microprogram address control unit 4 for determining the address of the control storage device 1, a current address register 5 holding the microprogram address corresponding to the microinstruction register 2, and a correct branch destination address set by the microinstruction; A matching circuit 7 for comparing the current address and the correct address to detect a match, and a matching circuit 7 that is set by a microinstruction and reset by a matching signal from the matching circuit 7. It includes a detection flip-flop (hereinafter referred to as SRFF) 8 and an error detection circuit 9 that detects that SRFF 8 remains set for a certain period of time or more.

なお、以下の説明では、信号と信号線とを同義に用いる
こともある。Note that in the following description, a signal and a signal line may be used interchangeably.

制御記憶装置１に格納されているマイクロプログラムは
マイクロプログラムアドレス制御部４からのアドレス線
１０１により指定されたアドレスで読出され順次マイク
ロ命令レジスタ２に論出し線１０２を介してセットされ
、実行される。The microprogram stored in the control storage device 1 is read out at the address specified by the address line 101 from the microprogram address control unit 4, and is sequentially set in the microinstruction register 2 via the logic line 102 and executed. .

マイクロ命令レジス夕２は実行制御フィールドＦＩとア
ドレス制御フィールドＦ２とに分割され、それぞれ線１
０３および線１０４によりマイクロプログラム実行制御
部３およびマイクロプログラムアドレス制御部４に送ら
れる。マイクロプログラムアドレス制御部４は前記信号
線１０４と現在アドレスレジスタ５からの出力線１０５
とマイクロプログラム実行制御部３からの信号線１１２
とから次に実行すべきマイクロ命令のアドレスを決定し
、議出しアドレス線１０１へ送り出す。マイクロプログ
ラム実行制御部３はマイクロ命令レジス夕２の実行制御
フィールドＦ，を線１０３を介して受けとり、これを解
読して出力線１１０，１１１，１１２と１２０を介して
指令を発することにより実行制御を行う。図中クロック
（信号）は特に明示されていないが、マイクロ命令はク
ロツクに同期して１命令づつ実行され、その都度現在ア
ドレスレジスタ５とマイクロ命令レジスタ２が更新され
ていく。ＳＲＦＦ８はマイクロ命令によって信号線１１
０が起動されたとき、論理的１レベル（以後“１”と表
記する）にセットされ、一致回路７の出力線によって論
理的０レベル（以後“０”と表記する）にリセットされ
るセット／リセット型フリップフロップである。エラー
検出回路９はＳＲＦＦ８が一定期間以上“１”にセット
されたままであるとき、エラーを検出する回路で、第２
図にその一例が示されている。第２図を参照すると、エ
ラー検出回路９はクロックが進むごとに入力値が出力値
へ移るＤ型フリップフロップ（以後ＤＦＦと表記する）
１０と論理積回路１１とを含む構成で、入力信号１０８
が２クロック以上“１”になっているとき、ェフー信号
１０９に“１”を出力する回路である。The microinstruction register 2 is divided into an execution control field FI and an address control field F2, each connected to line 1.
03 and line 104 to the microprogram execution control section 3 and microprogram address control section 4. The microprogram address control unit 4 connects the signal line 104 and the output line 105 from the current address register 5.
and a signal line 112 from the microprogram execution control unit 3
The address of the next microinstruction to be executed is determined from the above and sent to the output address line 101. The microprogram execution control unit 3 receives the execution control field F of the microinstruction register 2 through the line 103, decodes it, and controls the execution by issuing commands through the output lines 110, 111, 112, and 120. I do. Although the clock (signal) is not particularly shown in the figure, the microinstructions are executed one by one in synchronization with the clock, and the current address register 5 and microinstruction register 2 are updated each time. SRFF8 is connected to signal line 11 by microinstruction.
When 0 is activated, the set/set/ It is a reset type flip-flop. The error detection circuit 9 is a circuit that detects an error when the SRFF 8 remains set to "1" for a certain period or more.
An example is shown in the figure. Referring to FIG. 2, the error detection circuit 9 is a D-type flip-flop (hereinafter referred to as DFF) that changes the input value to the output value every time the clock advances.
10 and an AND circuit 11, the input signal 108
This circuit outputs "1" to the FF signal 109 when the signal is "1" for two or more clocks.

入力信号１０８が“１”にセットされると次のクロック
でＤＦＦＩＯが“１”にセットされ線２０１に出力され
る。もし、入力信号１０８が１クロック間だけ“１”に
なっていれば、線２０１が“１”になるときは入力信号
１０８は“０”になっているので論理積回路１１による
論理積は常に“０”となり出力線１０９も常に“０”を
出力する。入力信号１０８が２クロック以上“１”にな
っていれば、ＤＦＦＩＯが“１”にセットされた時点で
論理積回路１１の入力は“１”になり、出力線１０９に
“１”を出力する。第１図に戻ると、ェフー検出回路９
からのエラー信号１０９はマイクロプログラム実行制御
部３へ送られ、この信号が“１”になると、以後マイク
ロプログラム実行は抑止される。第３図は本発明に用い
られるマイクロプログラムのフローチャートで、ブラン
チ動作の試験を行う部分をぬき出したものである。When the input signal 108 is set to "1", DFFIO is set to "1" and output to the line 201 at the next clock. If the input signal 108 is "1" for only one clock, the input signal 108 is "0" when the line 201 becomes "1", so the AND circuit 11 always performs the AND. It becomes "0" and the output line 109 also always outputs "0". If the input signal 108 is "1" for two or more clocks, the input of the AND circuit 11 becomes "1" when DFFIO is set to "1", and "1" is output to the output line 109. . Returning to FIG. 1, the FF detection circuit 9
An error signal 109 from the microprogram execution controller 3 is sent to the microprogram execution control unit 3, and when this signal becomes "1", microprogram execution is inhibited from now on. FIG. 3 is a flowchart of a microprogram used in the present invention, in which a portion for testing branch operations is extracted.

図中、箱の左側にマイク。命令のアドレスが表示されて
いる。アドレスがＡＯであるマイクロ命令０の実行制御
フィールドＦＩを解読しこの解読結果に基づいて記憶回
路内から対応するブランチ先の正藤値アドレスＡ２を正
鱗アドレスレジスタ６にセットする。アドレスＡＩのマ
イクロ命令１には試験したいブランチ命令が含まれ、ア
ドレスＡ２へのブランチ動作を試験するためにＳＲＦＦ
８が“１”にセットされる。ブランチ動作が正常な場合
は、アドレスＡ２，Ａ３へと進み、ブランチ動作が異常
を起すと、アドレスＡ２，Ａ３以外の予期しない方向へ
進むが、この場合仮にアドレスＢ２，Ｂ３へ進むとする
。第４図はアドレスＡＩからアドレスＡ２へ正しくブラ
ンチした場合を示すタイムチャートであり、現在アドレ
スレジスタ５はクロツクＴ０，Ｔ１，Ｔ２，Ｔ３に従い
アドレスＡ０，ＡＩ，Ａ２，Ａ３へと進んでいる。In the picture, a microphone is on the left side of the box. The address of the instruction is displayed. The execution control field FI of microinstruction 0 whose address is AO is decoded, and based on the result of this decoding, the correct address A2 of the corresponding branch destination is set in the correct address register 6 from within the memory circuit. Microinstruction 1 at address AI contains the branch instruction to be tested, and SRFF is used to test the branch operation to address A2.
8 is set to "1". If the branch operation is normal, the process proceeds to addresses A2 and A3, and if the branch operation becomes abnormal, the process proceeds to an unexpected direction other than addresses A2 and A3, but in this case it is assumed that the process proceeds to addresses B2 and B3. FIG. 4 is a time chart showing a case where a branch is correctly made from address AI to address A2, and the address register 5 is currently progressing to addresses A0, AI, A2, and A3 according to clocks T0, T1, T2, and T3.

アドレスＡＯのマイクロ命令川こよりクロックＴＩで正
鱗アドレスレジスタ６に正解アドレスＡ２がセットされ
る。アドレスＡＩのマイクロ命令１によりＳＲＦＦ８が
セットされ出力線１０８がクロツクＴ２で“０”から“
１”に変化する。図中、高レベルが“０”を、低レベル
が“１”を示している。このとき、同時に現在アドレス
レジスタ５と正解アドレスレジスタ６の内容が共にＡ２
で一致信号１０７が“１”になり、クロツクＴ２でＳＲ
ＦＦ８がリセットされ、信号線１０８は“０”になる。
ＯＦＦＩＯの出力線２０１は出力線１０８の１クロック
だけ“１”の波形を１クロック遅らせて形になり、論理
積回路１１の出力であるエラー信号１０９は、１０８と
線２０１との論理積が常に“０”になることにより“０
”のままとどまりエラーが発生しなかったことを示す。
第５図はアドレスＡＩからアドレスＡ２以外の誤った方
向へブランチする場合のタイムチャートで、現在アドレ
スレジスタ５はクロックＴ０，Ｔ１，Ｔ２，Ｔ３に従し
いアドレスＡ０，ＡＩ，Ｂ２，Ｂ３と進んでいる。The correct address A2 is set in the correct address register 6 by the clock TI from the microinstruction at address AO. SRFF8 is set by microinstruction 1 at address AI, and output line 108 changes from "0" to "" at clock T2.
In the figure, the high level indicates "0" and the low level indicates "1".At this time, the contents of the current address register 5 and correct address register 6 both change to A2.
The coincidence signal 107 becomes "1" at the clock T2, and the SR
FF8 is reset and the signal line 108 becomes "0".
The output line 201 of OFFIO takes the form of the "1" waveform of the output line 108 delayed by one clock, and the error signal 109 which is the output of the AND circuit 11 is always the logical product of 108 and the line 201. “0” by becoming “0”
”, indicating that no error occurred.
FIG. 5 is a time chart in the case of branching from address AI to a wrong direction other than address A2, and the address register 5 is currently progressing to addresses A0, AI, B2, and B3 according to clocks T0, T1, T2, and T3. There is.

クロツクＴ２でセットされたＳＲＦＦ８は一致信号１０
７が“１”にならないのでリセットされず、線１０８は
クロックＴ２以後“１”のままになっている。線１０８
の１クロック遅れ信号２０１はクロックＴ３で“１”に
なり、この結果、線１０８と線２０１の論理積であるエ
ラー信号１０９はクロツクＴ３以後“１”になる。以上
の説明から明らかなように、本実施例によるマイクロプ
ログラム制御装置は試験したいマイクロ命令のブランチ
動作が誤った方向へ進んだ場合、ただちにエラーを検出
することがわかる。SRFF8 set by clock T2 is a coincidence signal 10.
7 does not become "1", it is not reset, and the line 108 remains at "1" after clock T2. line 108
The one-clock delayed signal 201 becomes "1" at clock T3, and as a result, the error signal 109, which is the AND of line 108 and line 201, becomes "1" after clock T3. As is clear from the above description, the microprogram control device according to this embodiment can immediately detect an error if the branch operation of the microinstruction to be tested proceeds in the wrong direction.

ここでいう誤った方向とは正しい方向以外の全てという
意味でブランチ動作がハードウェアの障害により予想外
の方向へ飛んだ場合も含むことになる。また、第２図に
より２クロック以上ＳＲＦＦ８がセットされていると、
エラーを検出する例を示したが、この時間はＤＦＦＩＯ
の代りにカウンタまたはシフトレジスタを使用した通常
のタイムアウト検出回路を使用すれば、任意の期間に拡
張することができる。第６図は４ビットのカウンタを使
用したエラー検出回路９の一例で、４ビットからなる十
１カウンタ１２と、カウンタ１２の４ビットが全て“１
”すなわち、２進１１１１になったことを検出する論理
積回路１３とを含む。The wrong direction here means anything other than the correct direction, and includes cases where the branch operation goes in an unexpected direction due to a hardware failure. Also, as shown in Figure 2, if SRFF8 is set for 2 clocks or more,
I showed an example of detecting an error, but this time is DFFIO
It can be extended to any period by using a conventional timeout detection circuit using a counter or shift register instead. FIG. 6 shows an example of the error detection circuit 9 using a 4-bit counter.
``In other words, it includes an AND circuit 13 that detects when the binary value becomes 1111.

入力線１０８が“０’’のときはカウンタ１２は０００
０にクリアされ、入力線１０８が“１”になると、カウ
ンタ１２は０００１，００１０，・・…・と順次十カウ
ントされる。カウンター２が２進数１１１１、すなわち
ＩＧ隼数１５に達すると、論理種回路１３によりエラー
信号１０９が“１”になる。カウント数が１１１１に達
する前に入力線１０８が“０”に戻ると、カウンタ１２
は再び００００にクリアされるので出力線１０９は“０
”のままでエラーが発生しないことになる。本発明には
、以上説明したように、マイクロプログラム制御装置に
マイクロプログラムのブランチ先がある一定時間内に正
しいアドレスに達したかどうかを判定する手段を付加し
、これによりマイクロ命令のブランチ動作の障害を早期
に検出し、マイクロプログラムの暴走を防げるという効
果がある。When the input line 108 is “0”, the counter 12 is 000.
When the input line 108 is cleared to 0 and the input line 108 becomes "1", the counter 12 sequentially counts to 10 as 0001, 0010, . . . . When the counter 2 reaches the binary number 1111, that is, the IG Hayabusa number 15, the error signal 109 becomes "1" by the logic seed circuit 13. If the input line 108 returns to "0" before the count reaches 1111, the counter 12
is cleared to 0000 again, so the output line 109 becomes “0”.
”, no error will occur.As explained above, the present invention includes means for determining whether the branch destination of the microprogram reaches the correct address within a certain period of time in the microprogram control device. This has the effect of detecting failures in branch operations of microinstructions at an early stage and preventing runaway of microprograms.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示したエラー検出回路９の回路図、第３図は本
発明の一実施例を説明するためのマイクロプログラムの
フローチャート図、第４図と第５図は第３図のフローチ
ャートによる動作を時間的に示したタイムチャート図お
よび第６図は第１図で示したエラー検出回路９の他の例
を示す図である。 第１図、第２図および第６図において、１……制御記憶
装置、２・・・・・・マイクロ命令レジスタ、３・・・
・・・マイクロプログラム実行制御部、４・…・・マイ
クロプログラムアドレス制御部、５・・・・・・現在ア
ドレスレジスタ、６・・・・・・正解アドレスレジスタ
、７…・・・一致回路、８・・・・・・一致検出フリッ
プフロップ、９……エラー検出回路、１０…・・・Ｄ型
フリップフロツプ、１１，１３・・・・・・論理頚回路
、１２・・・…４ビットカウンタ。 系１図 兼２図 第３函 第４図 秦５図 繁ら図FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram of the error detection circuit 9 shown in FIG. 1, and FIG. 3 is a microprogram for explaining an embodiment of the present invention. FIGS. 4 and 5 are time charts showing the operation according to the flowchart of FIG. 3, and FIG. 6 is a diagram showing another example of the error detection circuit 9 shown in FIG. 1. It is. 1, 2, and 6, 1... control storage device, 2... microinstruction register, 3...
...Microprogram execution control unit, 4...Microprogram address control unit, 5...Current address register, 6...Correct address register, 7...Coincidence circuit, 8...Coincidence detection flip-flop, 9...Error detection circuit, 10...D-type flip-flop, 11, 13...Logic neck circuit, 12...4-bit counter. Series 1 diagram and 2 diagrams 3rd box diagram 4th diagram Qin 5 diagrams

Claims (1)

【特許請求の範囲】[Claims] １ 制御記憶装置内のマイクロプログラムを順次読出し
て実行するマイクロプログラム制御装置において、前記
制御記憶装置のアドレスを決定するマイクロプログラム
アドレス制御部と、前記制御記憶装置から読出されたマ
イクロ命令を保持するマイクロ命令レジスタと、現在実
行中のマイクロ命令に対応するマイクロプログラムアド
レスを保持する現在アドレスレジスタと、予め定めた複
数の正解ブランチ先アドレスを記憶するとともに前記マ
イクロ命令レジスタ内のマイクロ命令を実行するマイク
ロプログラム実行制御部と、マイクロ命令の指示により
前記マイクロプログラム実行制御部から与えられる前記
正解ブランチ先アドレスを保持する正解アドレスレジス
タと、現在アドレスと正解アドレスとの一致を検出する
ための一致回路と、マイクロ命令の指示によりセツトさ
れ前記一致回路からの一致信号によりリセツトされる一
致検出フリツプフロツプと、該一致検出フリツプフロツ
プがセツトされてから一定時間内にリセツトされない場
合にエラー信号を発生するエラー検出回路とから構成さ
れたことを特徴とするマイクロプログラム制御装置。1. A microprogram control device that sequentially reads and executes microprograms in a control storage device, including a microprogram address control section that determines the address of the control storage device, and a microprogram that holds microinstructions read from the control storage device. an instruction register, a current address register that holds a microprogram address corresponding to the microinstruction currently being executed, and a microprogram that stores a plurality of predetermined correct branch destination addresses and executes the microinstruction in the microinstruction register. an execution control section, a correct address register that holds the correct branch destination address given from the microprogram execution control section in response to instructions from a microinstruction, a matching circuit for detecting a match between the current address and the correct address, and a microprogram execution control section; Consisting of a coincidence detection flip-flop that is set according to an instruction and reset by a coincidence signal from the coincidence circuit, and an error detection circuit that generates an error signal if the coincidence detection flip-flop is not reset within a certain period of time after being set. A microprogram control device characterized by: