JPS6028096A - スタテイツク型ｒａｍ - Google Patents
スタテイツク型ｒａｍInfo
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- JPS6028096A JPS6028096A JP58135812A JP13581283A JPS6028096A JP S6028096 A JPS6028096 A JP S6028096A JP 58135812 A JP58135812 A JP 58135812A JP 13581283 A JP13581283 A JP 13581283A JP S6028096 A JPS6028096 A JP S6028096A
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- JP
- Japan
- Prior art keywords
- circuit
- memory cell
- signal
- sense amplifier
- differential
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、スタティック型ＲＡＭ （ランダム・アク
セス・メモリ）に関するもので、例えば、ＭＯＳＦＥＴ
（絶縁ゲート形電界効果トランジスタ）により構成さ
れたラッチ回路をメモリセルとするものの高速化に有効
な技術に関するものである。
セス・メモリ）に関するもので、例えば、ＭＯＳＦＥＴ
（絶縁ゲート形電界効果トランジスタ）により構成さ
れたラッチ回路をメモリセルとするものの高速化に有効
な技術に関するものである。
ＭＯＳＦＥＴで構成されたメモリセルの高速読み出しの
”ために、バイポーラ型トランジスタを増幅素子として
用いるものが、特開昭５６−５８１９３号公報により提
案されている。この読み出し回路は、第１図に示すよう
に、カラムスイッチ回路としてバイポーラ型トランジス
タＴＩ、Ｔ２を用いるとともに、このカラムスイッチ回
路を通して選択されたメモリセルに電流を供給して、そ
の読み出し信号を得るものである。すなわち、メモリセ
ルを構成するＭＯ３ＦＥＴＱＩがオン状態ならこのＭＯ
３ＦＥＴＱＩとデータ線り側に設けられた伝送ゲー１−
Ｍ０３ＦＥＴＱ３とを通して電流が流れる。これを抵抗
ＲＬＩに流すことによりロウレベルの読み出し゛信号を
得るものである。一方、データ線り側には、ＭＯ３ＦＥ
ＴＱ２のオフ状態により電流が流れないから、抵抗ＲＬ
２からハイレベルの読み出し信号が得られる。
”ために、バイポーラ型トランジスタを増幅素子として
用いるものが、特開昭５６−５８１９３号公報により提
案されている。この読み出し回路は、第１図に示すよう
に、カラムスイッチ回路としてバイポーラ型トランジス
タＴＩ、Ｔ２を用いるとともに、このカラムスイッチ回
路を通して選択されたメモリセルに電流を供給して、そ
の読み出し信号を得るものである。すなわち、メモリセ
ルを構成するＭＯ３ＦＥＴＱＩがオン状態ならこのＭＯ
３ＦＥＴＱＩとデータ線り側に設けられた伝送ゲー１−
Ｍ０３ＦＥＴＱ３とを通して電流が流れる。これを抵抗
ＲＬＩに流すことによりロウレベルの読み出し゛信号を
得るものである。一方、データ線り側には、ＭＯ３ＦＥ
ＴＱ２のオフ状態により電流が流れないから、抵抗ＲＬ
２からハイレベルの読み出し信号が得られる。
このようなセンスアンプにあっては、次のような欠点の
あることが本願発明者によって明らかにされた。すなわ
ち、上記読み出し電流の電流値は、メモリセルのＭＯ５
ＦＥＴＱＩ、Ｑ３ （Ｑ２．Ｑ４）のコンダクタンス特
性により決定されるため大きくできない。なぜなら、上
記電流値を大きくするためには、その素子サイズを大き
くしなければならないが、大記憶容量化のためにメモリ
セルの素子サイズを大きくできないからである。
あることが本願発明者によって明らかにされた。すなわ
ち、上記読み出し電流の電流値は、メモリセルのＭＯ５
ＦＥＴＱＩ、Ｑ３ （Ｑ２．Ｑ４）のコンダクタンス特
性により決定されるため大きくできない。なぜなら、上
記電流値を大きくするためには、その素子サイズを大き
くしなければならないが、大記憶容量化のためにメモリ
セルの素子サイズを大きくできないからである。
したがって、バイポーラ型ｌ・ランジスタを用いたにも
かかわらず、あまり読み出し動作を速くできない。また
、カラムスイッチ回路をバイポーラ型トランジスタで構
成するため、カラムアドレスデコーダ回路の出力信号（
選択／非選択）レベルの設定が難しくなる。
かかわらず、あまり読み出し動作を速くできない。また
、カラムスイッチ回路をバイポーラ型トランジスタで構
成するため、カラムアドレスデコーダ回路の出力信号（
選択／非選択）レベルの設定が難しくなる。
この発明の目的は、大記憶容量化と高速動作化とを図っ
た新規なスタティック型ＲＡＭを提供することにある。
た新規なスタティック型ＲＡＭを提供することにある。
この発明の他の目的は、低消費電力化と高速動作化を図
った新規なスタティック型ＲＡＭを提供することにある
。
った新規なスタティック型ＲＡＭを提供することにある
。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＭＯＳ Ｆ ＥＴで構成されたラッチ回路を
用いてメモリセルを構成するとともに、読み出しレベル
を増幅するセンスアンプとして差動形態のバイポーラ型
トランジスタを用いることによって、高速読み出しを達
成するものである。
用いてメモリセルを構成するとともに、読み出しレベル
を増幅するセンスアンプとして差動形態のバイポーラ型
トランジスタを用いることによって、高速読み出しを達
成するものである。
〔実施例１〕
第２図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知のバイ
ボー′う（Ｂｉ）及び０ＭＯ３（相補型ＭＯ３）集積回
路（ＩＣ）技術によって１個のシリコン単結晶のような
半導体基板上に形成される。端子Ａｘ、 Ａｙ、 Ｄｉ
ｎ、 Ｄｏｕｔ 、 ＷＥ及びε玉は、その外部端子と
される。なお、同図において電源供給端子は省略されて
おり、特に制限されないが、負の電圧−ＶＤＤが用いら
れる。
る。特に制限されないが、同図のＲＡＭは、公知のバイ
ボー′う（Ｂｉ）及び０ＭＯ３（相補型ＭＯ３）集積回
路（ＩＣ）技術によって１個のシリコン単結晶のような
半導体基板上に形成される。端子Ａｘ、 Ａｙ、 Ｄｉ
ｎ、 Ｄｏｕｔ 、 ＷＥ及びε玉は、その外部端子と
される。なお、同図において電源供給端子は省略されて
おり、特に制限されないが、負の電圧−ＶＤＤが用いら
れる。
メモリセルＭＣは、その１つの具体的回路が代表として
示され′ζおり、ゲートとドレインが互いに交差結線（
ラッチ形態）された記憶（駆動）ＭＯ３ＦＥＴＱＩ、Ｑ
２と、上記ＭＯ３ＦＥＴＱＩ。
示され′ζおり、ゲートとドレインが互いに交差結線（
ラッチ形態）された記憶（駆動）ＭＯ３ＦＥＴＱＩ、Ｑ
２と、上記ＭＯ３ＦＥＴＱＩ。
Ｑ２のドレインと回路の接地電位点との間には、情報保
持用のポリ（多結晶）シリコン層で形成された高抵抗Ｒ
１，Ｒ２が設けられている。そして、上記ＭＯ３ＦＥＴ
ＱＩ、Ｑ２の共通接続点と相補データ線ＤＯ，ＤＯとの
間に伝送ゲー）ＭＯ３ＦＥＴＱ３．Ｑ４が設けられてい
る。他のメモリセルＭＣも相互において同様な回路構成
にされている。これらのメモリセルは、マトリックス状
に配置されている。同じ行に配置されたメモリセルの伝
送ゲート型ＭＯ３ＦＥＴＱ３．Ｑ４等のゲートは、それ
ぞれ対応するワード線Ｗ１及びＷ２に共通に接続され、
同じ列に配置されたメモリセルの入出力端子は、それぞ
れ対応する一対の相補データ線（又はビ゛ット線）ＤＯ
，Ｄｏ及びＤＩ、ＤＩに接続される。
持用のポリ（多結晶）シリコン層で形成された高抵抗Ｒ
１，Ｒ２が設けられている。そして、上記ＭＯ３ＦＥＴ
ＱＩ、Ｑ２の共通接続点と相補データ線ＤＯ，ＤＯとの
間に伝送ゲー）ＭＯ３ＦＥＴＱ３．Ｑ４が設けられてい
る。他のメモリセルＭＣも相互において同様な回路構成
にされている。これらのメモリセルは、マトリックス状
に配置されている。同じ行に配置されたメモリセルの伝
送ゲート型ＭＯ３ＦＥＴＱ３．Ｑ４等のゲートは、それ
ぞれ対応するワード線Ｗ１及びＷ２に共通に接続され、
同じ列に配置されたメモリセルの入出力端子は、それぞ
れ対応する一対の相補データ線（又はビ゛ット線）ＤＯ
，Ｄｏ及びＤＩ、ＤＩに接続される。
上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱ１がオフ状態
にされているときのＭＯＳ Ｆ ＥＴＱ２のゲート電圧
をしきい値電圧以上に維持させることができる程度の高
抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。
るため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱ１がオフ状態
にされているときのＭＯＳ Ｆ ＥＴＱ２のゲート電圧
をしきい値電圧以上に維持させることができる程度の高
抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。
言い換えると、上記抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩのド
レインリーク電流によってＭＯ３ＦＥＴＱ２のゲート容
量（図示しない）に蓄積されている情報電荷が放電させ
られてしまうのを防ぐ程度の電流供給能力を持つように
される。
レインリーク電流によってＭＯ３ＦＥＴＱ２のゲート容
量（図示しない）に蓄積されている情報電荷が放電させ
られてしまうのを防ぐ程度の電流供給能力を持つように
される。
この実施例に従うと、メモリアレイがＣＭＯ５−ＩＣ技
術によって製造されるにもかかわらず、上記のようにメ
モリセルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコ
ン抵抗素子とから構成される。上記ポリシリコン抵抗素
子に代えてｐチャンネルＭ ＯＳ Ｆ Ｅ Ｔを用いる
場合に比べ、メモリセル及びメモリアレイの大きさを小
さくできる。すなわち、ポリシリコン抵抗を用いた場合
、駆動ＭＯ３ＦＥＴＱＩ又はＧ２のゲート電極と一体的
に形成できるとともに、それ自体のサイズを小型化でき
る。そして、ｐチャンネルＭＯ３ＦＥＴを用いたときの
ように、駆動ＭＯ５ＦＥＴＱＩ、Ｑ２から比較的大きな
距離を持って離さなければならないことがないので無駄
な空白部分が生じない。
術によって製造されるにもかかわらず、上記のようにメ
モリセルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコ
ン抵抗素子とから構成される。上記ポリシリコン抵抗素
子に代えてｐチャンネルＭ ＯＳ Ｆ Ｅ Ｔを用いる
場合に比べ、メモリセル及びメモリアレイの大きさを小
さくできる。すなわち、ポリシリコン抵抗を用いた場合
、駆動ＭＯ３ＦＥＴＱＩ又はＧ２のゲート電極と一体的
に形成できるとともに、それ自体のサイズを小型化でき
る。そして、ｐチャンネルＭＯ３ＦＥＴを用いたときの
ように、駆動ＭＯ５ＦＥＴＱＩ、Ｑ２から比較的大きな
距離を持って離さなければならないことがないので無駄
な空白部分が生じない。
同図において、ワード線Ｗ１は、ＸアドレスデコーダＸ
−ＤＣＲで形成された選択信号を受ける駆動回路ＤＶＩ
によって選択される。他のワード線Ｗ２についても同様
である。
−ＤＣＲで形成された選択信号を受ける駆動回路ＤＶＩ
によって選択される。他のワード線Ｗ２についても同様
である。
上記ＸアドレスデコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇｌ、Ｇ２等により構成される。こ
れらのノアゲート回路Ｇｌ、０２等の入力には、図示し
ない適当な回路装置から供給される外部アドレス信号Ａ
ｘを受けるＸアドレスバッファＸ−ＡＤＢで加工された
内部相補アドレス信号が所定の組合せにより印加される
。
似のノアゲート回路Ｇｌ、Ｇ２等により構成される。こ
れらのノアゲート回路Ｇｌ、０２等の入力には、図示し
ない適当な回路装置から供給される外部アドレス信号Ａ
ｘを受けるＸアドレスバッファＸ−ＡＤＢで加工された
内部相補アドレス信号が所定の組合せにより印加される
。
上記メモリアレイにおける一対のデータ線ＤＯ１Ｄｏ及
びＤＩ、ＤＩは、特に制限されないが、それぞれデータ
線選択のための伝送ゲートＭＯ３ＦＥＴＱ９．ＱＩＯ及
びＱｌｌ、Ｇ１２から構成されたカラムスイッチ回路を
介してコモンデータ線ＣＤ、ＣＤに接続される。このコ
モンデータＩｆｉｌＣＤ、ＣＤには、読み出し回路Ｒの
入力端子と、書込み回路Ｗの出力端子が接続される。上
記読み出し回路Ｒの出力端子は、データ出力端子Ｄｏｕ
ｔに読み出し信号を送出し、書込み回路Ｗの入力端子は
、データ入力端子Ｄｉｎから供給される書込みデータ信
号が印加される。
びＤＩ、ＤＩは、特に制限されないが、それぞれデータ
線選択のための伝送ゲートＭＯ３ＦＥＴＱ９．ＱＩＯ及
びＱｌｌ、Ｇ１２から構成されたカラムスイッチ回路を
介してコモンデータ線ＣＤ、ＣＤに接続される。このコ
モンデータＩｆｉｌＣＤ、ＣＤには、読み出し回路Ｒの
入力端子と、書込み回路Ｗの出力端子が接続される。上
記読み出し回路Ｒの出力端子は、データ出力端子Ｄｏｕ
ｔに読み出し信号を送出し、書込み回路Ｗの入力端子は
、データ入力端子Ｄｉｎから供給される書込みデータ信
号が印加される。
上記カラムスイッチ回路を構成するＭＯ５ＦＥＴＱ９．
ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲから選択信ｑＹ１．Ｙ２が供
給される。このＹアドレスデコーダＹ−ＤＣＲは、相互
において類似のノアゲート回路Ｇ３，０４等により構成
される。これらのノアゲート回路Ｇ３．Ｇ４の入力には
、図示しない適当な回路装置から供給される外部アドレ
ス信号Ａｙを受けるＹアドレスバッファＹ−ＡＤＢで加
工された内部相捕アドレス信号が所定の組合せにより印
加される。
ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲから選択信ｑＹ１．Ｙ２が供
給される。このＹアドレスデコーダＹ−ＤＣＲは、相互
において類似のノアゲート回路Ｇ３，０４等により構成
される。これらのノアゲート回路Ｇ３．Ｇ４の入力には
、図示しない適当な回路装置から供給される外部アドレ
ス信号Ａｙを受けるＹアドレスバッファＹ−ＡＤＢで加
工された内部相捕アドレス信号が所定の組合せにより印
加される。
制御回路ＣＯＮは、外部端子ＷＥ、Ｃ３からの制御信号
を受けて、内部制御タイミング信号を形成する。
を受けて、内部制御タイミング信号を形成する。
この実施例では、特に制限されないが、チップ非選択時
にデータ線の負ｉｊｉＭＯ３ＦＥＴＱ５等といずれか１
つ選択状態とされたワード線に接続されたメモリセルＭ
Ｃの伝送ゲートＭＯ５ＦＥＴＱ３等及びオン状態となっ
ている記憶ＭＯ３ＦＥＴＱ１等を通して直流電流が流れ
るのを防止するため、上記ＸアドレスデコーダＸ−ＤＣ
Ｒを構成するノアゲート回路Ｇｌ、０２等の入力に上記
制御回路ＣＯＮにより形成さた非選択状態の内部チップ
選択信号晶のハイレベルによって、全ワード線を非選択
状態としている。
にデータ線の負ｉｊｉＭＯ３ＦＥＴＱ５等といずれか１
つ選択状態とされたワード線に接続されたメモリセルＭ
Ｃの伝送ゲートＭＯ５ＦＥＴＱ３等及びオン状態となっ
ている記憶ＭＯ３ＦＥＴＱ１等を通して直流電流が流れ
るのを防止するため、上記ＸアドレスデコーダＸ−ＤＣ
Ｒを構成するノアゲート回路Ｇｌ、０２等の入力に上記
制御回路ＣＯＮにより形成さた非選択状態の内部チップ
選択信号晶のハイレベルによって、全ワード線を非選択
状態としている。
第３図には、上記読み出し回路を構成するセンスアンプ
の一実施例の回路図が示されている。
の一実施例の回路図が示されている。
この実施例では、センスアンプを構成する増幅素子とし
て、差動形態のバイポーラ型トランジスタＴ５．Ｔ６が
用いられる。すなわち、上記コモンデータ線ＣＤ、ＣＤ
に現れたメモリセルの読み出し電圧は、上記差動トラン
ジスタＴ５．Ｔ６のベースに供給される。これらの差動
トランジスタＴ５．Ｔ６の共通エミッタには、動作タイ
ミング信号φｐａを受けるＭＯ３ＦＥＴＱＩ ３が設け
られる。また、上記差動トランジスタＴ５．Ｔ６のコレ
クタには、それぞれ負荷抵抗Ｒ３，Ｒ４が設けられる。
て、差動形態のバイポーラ型トランジスタＴ５．Ｔ６が
用いられる。すなわち、上記コモンデータ線ＣＤ、ＣＤ
に現れたメモリセルの読み出し電圧は、上記差動トラン
ジスタＴ５．Ｔ６のベースに供給される。これらの差動
トランジスタＴ５．Ｔ６の共通エミッタには、動作タイ
ミング信号φｐａを受けるＭＯ３ＦＥＴＱＩ ３が設け
られる。また、上記差動トランジスタＴ５．Ｔ６のコレ
クタには、それぞれ負荷抵抗Ｒ３，Ｒ４が設けられる。
そして、これらの差動トランジスタＴ５゜Ｔ６のコレク
タ出力は、エミッタフォロワトランジスタＴ７．Ｔ８を
通してデータ出力バッファＤＯＢに伝えられる。特に制
限されないが、上記エミッタフォロワトランジスタＴ７
．Ｔ８を設けることによって、センスアンプの出力信号
はＥＣＬ（エミッタ・カップルド・ロジック）レベルに
される。したがって、データ出力バッファは、ＥＣＬ回
路により構成される。
タ出力は、エミッタフォロワトランジスタＴ７．Ｔ８を
通してデータ出力バッファＤＯＢに伝えられる。特に制
限されないが、上記エミッタフォロワトランジスタＴ７
．Ｔ８を設けることによって、センスアンプの出力信号
はＥＣＬ（エミッタ・カップルド・ロジック）レベルに
される。したがって、データ出力バッファは、ＥＣＬ回
路により構成される。
〔実施例２〕
第４図には、他の一実施例を示す読み出し回路の回路図
が示されている。
が示されている。
同図の読み出し回路は、センスアンプにカラムデコーダ
機能が付加される。すなわち、第２．第３図のようにＭ
ＯＳＦＥＴにより構成されたカラムスイッチ回路を通し
てメモリセルの読み出し信号を得るものとしたのでは、
その分センスアンプに供給される読み出し信号が遅くな
ってしまう。
機能が付加される。すなわち、第２．第３図のようにＭ
ＯＳＦＥＴにより構成されたカラムスイッチ回路を通し
てメモリセルの読み出し信号を得るものとしたのでは、
その分センスアンプに供給される読み出し信号が遅くな
ってしまう。
そこで、この実施例では、各相補データ線対りの読み出
し信号を直接受けるように差動トランジスタＴ９．ＴＩ
Ｏ及びＴｌｌ、Ｔ１２がそれぞれ設けられる。他の相補
データ線対にもそれぞれ同様な差動トランジスタが設け
られる。そして、各差動トランジスタの共通エミッタに
設けられるＭＯ３ＦＥＴＱＩ ４．Ｑｌ ５のゲートに
は、上記Ｙアドレスデコーダ回路により形成された選択
信号Ｙｌ、Ｙ２が供給される。また、各列に設けられた
差動トランジスタＴ９．ＴＩＯ及びＴｌｌ、Ｔ１２等の
対応するトランジスタＴ９．Ｔｌｌ及びＴＩＯ，Ｔ１２
等のコレクタは、共通化されてトランジスタＴＩ３．Ｔ
１４のエミッタに接続される。これらのトランジスタＴ
１３．Ｔ１４のベースには、ライトイネーブル信号−７
１が供給される。
し信号を直接受けるように差動トランジスタＴ９．ＴＩ
Ｏ及びＴｌｌ、Ｔ１２がそれぞれ設けられる。他の相補
データ線対にもそれぞれ同様な差動トランジスタが設け
られる。そして、各差動トランジスタの共通エミッタに
設けられるＭＯ３ＦＥＴＱＩ ４．Ｑｌ ５のゲートに
は、上記Ｙアドレスデコーダ回路により形成された選択
信号Ｙｌ、Ｙ２が供給される。また、各列に設けられた
差動トランジスタＴ９．ＴＩＯ及びＴｌｌ、Ｔ１２等の
対応するトランジスタＴ９．Ｔｌｌ及びＴＩＯ，Ｔ１２
等のコレクタは、共通化されてトランジスタＴＩ３．Ｔ
１４のエミッタに接続される。これらのトランジスタＴ
１３．Ｔ１４のベースには、ライトイネーブル信号−７
１が供給される。
また、それぞれのエミッタには定電流源がそれぞれ設け
られ、コレクタには負荷抵抗Ｒ・５．Ｒ６がそれぞれ設
けられる。これらのトランジスタＴ１３、Ｔ１４のコレ
クタ出力は、上記と同様なエミッタフォロワトランジス
タＴ１５．Ｔｌ（ｉを通してデータ出力バッファＤＯＢ
に伝えられる。
られ、コレクタには負荷抵抗Ｒ・５．Ｒ６がそれぞれ設
けられる。これらのトランジスタＴ１３、Ｔ１４のコレ
クタ出力は、上記と同様なエミッタフォロワトランジス
タＴ１５．Ｔｌ（ｉを通してデータ出力バッファＤＯＢ
に伝えられる。
この実施例回路の動作は、読み出し動作のときライトイ
ネーブル信号Ｗ１がハイレベルになるので、トランジス
タＴ１３．Ｔｌ−４は動作状態になっている。そして、
選択された列、例えばデータ線Ｄｏ、Ｄｏのセンスアン
プのＭＯ３ＦＥＴＱＩ４がそのアト！／スデコーダ出力
信号Ｙ１によりオン状態になるので、その列の選択され
たメモリセルからの読み出し信号に従った電流が上記ト
ランジスタＴ１３．Ｔ１４を通して負荷抵抗Ｒ５，Ｒ６
に流れる。一方、非選択の列におけるセンスアンプのＭ
Ｏ３ＦＦ、ＴＱ１５等は、そのアドレスデコーダ出力信
号Ｙ２等によってオフ状態になっている。このため、差
動トランジスタには電流が流れない。これにより、選択
されたメモリセルに従った読み出し信号が得られる。
ネーブル信号Ｗ１がハイレベルになるので、トランジス
タＴ１３．Ｔｌ−４は動作状態になっている。そして、
選択された列、例えばデータ線Ｄｏ、Ｄｏのセンスアン
プのＭＯ３ＦＥＴＱＩ４がそのアト！／スデコーダ出力
信号Ｙ１によりオン状態になるので、その列の選択され
たメモリセルからの読み出し信号に従った電流が上記ト
ランジスタＴ１３．Ｔ１４を通して負荷抵抗Ｒ５，Ｒ６
に流れる。一方、非選択の列におけるセンスアンプのＭ
Ｏ３ＦＦ、ＴＱ１５等は、そのアドレスデコーダ出力信
号Ｙ２等によってオフ状態になっている。このため、差
動トランジスタには電流が流れない。これにより、選択
されたメモリセルに従った読み出し信号が得られる。
また、書込み動作のときライトイネーブル信号７１がロ
ウレベルにされることによって上記トランジスタＴ１３
．、Ｔ１４はオフ状態にされる。これにより、データ線
における書込み信号が出力されることはない。また、ト
ランジスタＴ１３．Ｔ１４０ベ一ス電位は、基準電位で
クランプしておいても良い。この場合にはライトイネー
ブル信号は、データ出力バッファＤＯＢに与えられ、デ
ータ線における書込み信号を出力しないようにする。
ウレベルにされることによって上記トランジスタＴ１３
．、Ｔ１４はオフ状態にされる。これにより、データ線
における書込み信号が出力されることはない。また、ト
ランジスタＴ１３．Ｔ１４０ベ一ス電位は、基準電位で
クランプしておいても良い。この場合にはライトイネー
ブル信号は、データ出力バッファＤＯＢに与えられ、デ
ータ線における書込み信号を出力しないようにする。
（１１バイポーラ型トランジスタにより構成された差動
トランジスタを用いているので、データ線にはその電流
増幅率の逆比に従った微少電流しか流れない。言い換え
ると、メモリセルのセルサイズを小さくしてその、電流
駆動能力を小さくしても、センスアンプの動作電流（Ｍ
Ｏ３ＦＥＴＱ１３〜Ｑ１５等に流れる電流）を大きくで
きることによって、高速読み出し動作を実現できるとい
う効果が得られる。
トランジスタを用いているので、データ線にはその電流
増幅率の逆比に従った微少電流しか流れない。言い換え
ると、メモリセルのセルサイズを小さくしてその、電流
駆動能力を小さくしても、センスアンプの動作電流（Ｍ
Ｏ３ＦＥＴＱ１３〜Ｑ１５等に流れる電流）を大きくで
きることによって、高速読み出し動作を実現できるとい
う効果が得られる。
（２）上記（１１により、メモリセルを構成する素子の
微細化が図られるので、大記憶容量化を実現しつつ高速
読み出しを実現することができるという効果が得られる
。
微細化が図られるので、大記憶容量化を実現しつつ高速
読み出しを実現することができるという効果が得られる
。
（３）バイポーラ型トランジスタにより構成された差動
Ｉ・ランジスタを用いたセンスアンプをデータ線対にそ
れぞれ設けること及びその動作電流回路をカラムアドレ
スデコーダ出力信号で制御することによって、メモリセ
ルからセンスアンプに伝達する読み出し信号を速くでき
るため、よりいっそうの読み出し高速化を実現できると
いう効果が得られる。
Ｉ・ランジスタを用いたセンスアンプをデータ線対にそ
れぞれ設けること及びその動作電流回路をカラムアドレ
スデコーダ出力信号で制御することによって、メモリセ
ルからセンスアンプに伝達する読み出し信号を速くでき
るため、よりいっそうの読み出し高速化を実現できると
いう効果が得られる。
（４）センスアンプにアドレスデコーダ機能を設けるこ
とによって、比較的簡単な回路構成により上記（３）の
高速読み出し化を実現できるという効果が得られる。
とによって、比較的簡単な回路構成により上記（３）の
高速読み出し化を実現できるという効果が得られる。
（５）センスアンプ及びデータ出力バッファからなる読
み出し回路Ｒをバイポーラ型トランジスタで構成された
ＥＣＬ回路とすることによって、読み出し高速化を実現
できるとともに、ＥＣＬ半導体集積回路装置とコンパチ
ブルにできるため、その用途の拡大を図ることができる
という効果が得られる。すなわち、この実施例のスタテ
ィック型ＲＡＭは、ＥＣＬＣジスタテイックＡＭよりは
速度が遅いものの、ＭＯＳスタティック型ＲＡＭよりは
大幅に高速であって大記憶容量化と低消費電力化を実現
した新規なスタティック型ＲＡＭとして利用できるもの
となる。
み出し回路Ｒをバイポーラ型トランジスタで構成された
ＥＣＬ回路とすることによって、読み出し高速化を実現
できるとともに、ＥＣＬ半導体集積回路装置とコンパチ
ブルにできるため、その用途の拡大を図ることができる
という効果が得られる。すなわち、この実施例のスタテ
ィック型ＲＡＭは、ＥＣＬＣジスタテイックＡＭよりは
速度が遅いものの、ＭＯＳスタティック型ＲＡＭよりは
大幅に高速であって大記憶容量化と低消費電力化を実現
した新規なスタティック型ＲＡＭとして利用できるもの
となる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、メモリセル
は、上記情報保持用抵抗に代え、ｐチャンネルＭＯ３Ｆ
ＥＴを用いるものであってもよい。また、上記ＣＭＯ３
回路に代え、ｎチャンネルＭＯＳ Ｆ ＥＴか又はｐチ
ャンネルＭＯ５ＦＥＴのＭＯＳＦＥＴ一方により構成す
るものとしてもよい。また、その周辺回路の具体的回路
構成及びタイミング制御は、種々の実施形態を採ること
ができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、メモリセル
は、上記情報保持用抵抗に代え、ｐチャンネルＭＯ３Ｆ
ＥＴを用いるものであってもよい。また、上記ＣＭＯ３
回路に代え、ｎチャンネルＭＯＳ Ｆ ＥＴか又はｐチ
ャンネルＭＯ５ＦＥＴのＭＯＳＦＥＴ一方により構成す
るものとしてもよい。また、その周辺回路の具体的回路
構成及びタイミング制御は、種々の実施形態を採ること
ができるものである。
さらに、上記第３図の実施例と第４図の実施例とを組み
合わせるものであってもよい。すなわち、第３図におけ
るコモンデータ線を分割して、それぞれに第４図に示す
ようなアドレスデコーダ機能を持つセンスアンプを設け
て、２段階のアドレスデコード構成とするものであって
もよい。
合わせるものであってもよい。すなわち、第３図におけ
るコモンデータ線を分割して、それぞれに第４図に示す
ようなアドレスデコーダ機能を持つセンスアンプを設け
て、２段階のアドレスデコード構成とするものであって
もよい。
また、データ出力バッファＤＯＢは、ＣＭＯＳ回路ある
いはＴＴＬ （）ランジスタ・トランジスタ・ロジ・・
・り）等により構成するものであってもよい。
いはＴＴＬ （）ランジスタ・トランジスタ・ロジ・・
・り）等により構成するものであってもよい。
この発明は、スタティック型ＲＡＭとして広く利用でき
るものである。
るものである。
第１図は、従来技術の一例を示す回路図、第２図は、こ
の発明の一実施例を示す回路図、第３図は、第２図にお
ける読み出し回路の一実施例を示す回路図、 第４図は、第２図における読み出し回路の他の一実施例
を示す回路図である。 Ｘ−ＡＤＢ・・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・Ｙ
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｘアドレスデコーダ、ＭＣ・・メモリ
セル、Ｗ・・書込み回路、Ｒ・・読み出し回路、ＤＯＢ
・・データ出力バッファ、ＣＯＮ・・制御回路 代理人弁理士 高橋 明夫 第 １ 図
の発明の一実施例を示す回路図、第３図は、第２図にお
ける読み出し回路の一実施例を示す回路図、 第４図は、第２図における読み出し回路の他の一実施例
を示す回路図である。 Ｘ−ＡＤＢ・・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・Ｙ
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｘアドレスデコーダ、ＭＣ・・メモリ
セル、Ｗ・・書込み回路、Ｒ・・読み出し回路、ＤＯＢ
・・データ出力バッファ、ＣＯＮ・・制御回路 代理人弁理士 高橋 明夫 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳＦＥＴで構成されたランチ回路を用いたメモ
リセルを含むメモリアレイの読み出し信号を増幅するセ
ンスアンプとして、その増幅素子を差動形態のバイポー
ラ型トランジスタにより構成することを特徴とするスタ
ティック型ＲＡＭ。 ２、上記差動形態のバイポーラ型トランジスタの共通エ
ミッタには、動作タイミング信号を受けるＭＯＳＦＥＴ
が設けられるものであることを特徴とする特許請求の範
囲第１項記載のスタティック型ＲＡＭ。 ３、上記動作タイミング信号は、カラムアドレスデコー
ダ出力信号であり、差動形態のバイポーラ型トランジス
タのコレクタは、他のカラムに設けられた差動形態のバ
イポーラ型トランジスタの対応するコレクタと共通化さ
れるものであることを特徴とする特許請求の範囲第２項
記載のスタティック型ＲＡＭ。 ４、上記センスアンプの出力信号を増幅して読み出し出
力信号を送出するデータ出力バッフ７回路及び上記メモ
リアレイに書込み信号を供給するデータ人力バッファと
は、ＥＣＬ回路により構成されるものであることを特徴
とする特許請求の範囲第１、第２又は第３項記載のスタ
ティック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135812A JPS6028096A (ja) | 1983-07-27 | 1983-07-27 | スタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135812A JPS6028096A (ja) | 1983-07-27 | 1983-07-27 | スタテイツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028096A true JPS6028096A (ja) | 1985-02-13 |
Family
ID=15160386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135812A Pending JPS6028096A (ja) | 1983-07-27 | 1983-07-27 | スタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028096A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237860U (ja) * | 1985-08-27 | 1987-03-06 | ||
| JPH01112589A (ja) * | 1987-10-26 | 1989-05-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH01311497A (ja) * | 1988-06-08 | 1989-12-15 | Hitachi Ltd | 半導体記憶装置 |
| JPH0289295A (ja) * | 1988-09-26 | 1990-03-29 | Nec Corp | 半導体メモリ回路 |
| JPH04353698A (ja) * | 1991-05-31 | 1992-12-08 | Hitachi Ltd | 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
| JPS55146678A (en) * | 1979-04-26 | 1980-11-15 | Nec Corp | Memory circuit |
| JPS56107385A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Memory device |
-
1983
- 1983-07-27 JP JP58135812A patent/JPS6028096A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
| JPS55146678A (en) * | 1979-04-26 | 1980-11-15 | Nec Corp | Memory circuit |
| JPS56107385A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Memory device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237860U (ja) * | 1985-08-27 | 1987-03-06 | ||
| JPH0449805Y2 (ja) * | 1985-08-27 | 1992-11-24 | ||
| JPH01112589A (ja) * | 1987-10-26 | 1989-05-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH01311497A (ja) * | 1988-06-08 | 1989-12-15 | Hitachi Ltd | 半導体記憶装置 |
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| JPH04353698A (ja) * | 1991-05-31 | 1992-12-08 | Hitachi Ltd | 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 |
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