JPS6226692A - スタテイツク型ｒａｍ - Google Patents
スタテイツク型ｒａｍInfo
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- JPS6226692A JPS6226692A JP60164174A JP16417485A JPS6226692A JP S6226692 A JPS6226692 A JP S6226692A JP 60164174 A JP60164174 A JP 60164174A JP 16417485 A JP16417485 A JP 16417485A JP S6226692 A JPS6226692 A JP S6226692A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、スタティック型ＲＡＭ （ランダム・アク
セス・メモリ）に関するもので、例えば、ワーピ線の選
択動作が高速に行われるスタティック型ＲＡＭに利用し
て有効な技術に関するものモある。
セス・メモリ）に関するもので、例えば、ワーピ線の選
択動作が高速に行われるスタティック型ＲＡＭに利用し
て有効な技術に関するものモある。
ＣＭＯＳスタティック型ＲＡＭにおけるメモリセルは、
例えばその入出力が交差接続されたＣＭＯＳインバータ
回路からなるラッチ回路と、その一対の入出力端子と相
補データ線との間に設けられた伝送ゲートＭＯＳ Ｆ
ＥＴとにより構成される。
例えばその入出力が交差接続されたＣＭＯＳインバータ
回路からなるラッチ回路と、その一対の入出力端子と相
補データ線との間に設けられた伝送ゲートＭＯＳ Ｆ
ＥＴとにより構成される。
同じ相補データ線に対して設けられた複数のメモリセル
の読み出し動作において、反転読み出しを行うとき、言
い換えるならば、あるメモリセルから論理“０”の記憶
情報の読み出しの後に別のメモリセルから論理“ｌ”の
記憶情報の読み出しを行う場合、相補データ線には前の
論理“０”の情報が残ったままであると、そのレベルを
変化させるのに比較的長時間を費やすこととなってしま
うという問題が生じる。そこで、アドレス信号の変化を
検出して、相補データ線を短絡して両相補データ線の電
位を等しくするというアドレスクロッりによるイコライ
ズ方式が行われている（特開昭５４−１５２９３１号公
報）。
の読み出し動作において、反転読み出しを行うとき、言
い換えるならば、あるメモリセルから論理“０”の記憶
情報の読み出しの後に別のメモリセルから論理“ｌ”の
記憶情報の読み出しを行う場合、相補データ線には前の
論理“０”の情報が残ったままであると、そのレベルを
変化させるのに比較的長時間を費やすこととなってしま
うという問題が生じる。そこで、アドレス信号の変化を
検出して、相補データ線を短絡して両相補データ線の電
位を等しくするというアドレスクロッりによるイコライ
ズ方式が行われている（特開昭５４−１５２９３１号公
報）。
ところで、その動作の高速化のためにワード線を分割し
て１つのワード線に接続されるメモリセルの数を減らし
たり（■プレスジャーナル、１９８３年３月発行「セミ
コンダクタ ワール１１誌、頁４０〜頁４６参照）、或
いは比抵抗値の小さなシリサイド（例えばタングステン
シリサイド）を用いたりすることが検討されている。こ
のようなＲＡＭにあっては、そのワード線の切り替わり
が極めて高速に行える。ところが、イコライズパルスは
、アドレス信号のスキュー（時間ずれ）を考慮する必要
があること、及び多数のメモリセルが結合されることに
よって比較的大きな寄生容量を持つようにされた相補デ
ータ線間の電位を等しくさせるために比較的長い時間を
費やすため、上記イコライズ期間中にワード線の切り換
えが行われることとなってしまい、結果として高速化と
は逆にその動作が遅くなってしまう。
て１つのワード線に接続されるメモリセルの数を減らし
たり（■プレスジャーナル、１９８３年３月発行「セミ
コンダクタ ワール１１誌、頁４０〜頁４６参照）、或
いは比抵抗値の小さなシリサイド（例えばタングステン
シリサイド）を用いたりすることが検討されている。こ
のようなＲＡＭにあっては、そのワード線の切り替わり
が極めて高速に行える。ところが、イコライズパルスは
、アドレス信号のスキュー（時間ずれ）を考慮する必要
があること、及び多数のメモリセルが結合されることに
よって比較的大きな寄生容量を持つようにされた相補デ
ータ線間の電位を等しくさせるために比較的長い時間を
費やすため、上記イコライズ期間中にワード線の切り換
えが行われることとなってしまい、結果として高速化と
は逆にその動作が遅くなってしまう。
この発明の目的は、簡単な構成により高速動作化を図っ
たスタティック型ＲＡＭを提供することにある。
たスタティック型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、相補データ線を共通相補データ線に結合させ
るカラムスイッチＭＯＳＦＥＴに供給される選択信号の
非選択レベルによりオン状態にされるイコライズ用ＭＯ
５ＦＥＴを設けることによって、その動作の高速化を図
るものである。
るカラムスイッチＭＯＳＦＥＴに供給される選択信号の
非選択レベルによりオン状態にされるイコライズ用ＭＯ
５ＦＥＴを設けることによって、その動作の高速化を図
るものである。
第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ３集積回路技術によって１個のシリコン単結晶のよう
な半導体基板上に形成される。
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ３集積回路技術によって１個のシリコン単結晶のよう
な半導体基板上に形成される。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上記
半導体基板表面に形成されたＰ型ウェル領域に形成され
る。
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上記
半導体基板表面に形成されたＰ型ウェル領域に形成され
る。
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳＦＥＴの基体ゲートを構成する。なお、メモ
リセルを構成するＭＯＳＦＥＴをウェル領域に形成する
構成は、α線等によって引き起こされる記憶情報の誤っ
た反転を防止する上で効果的である。
のＰチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳＦＥＴの基体ゲートを構成する。なお、メモ
リセルを構成するＭＯＳＦＥＴをウェル領域に形成する
構成は、α線等によって引き起こされる記憶情報の誤っ
た反転を防止する上で効果的である。
メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ、
ワード線ＷＯないしＷｎ及び相補データ線ＤＯ，ＤＯな
いしＤＩ、ＤＩから構成されている。
ているマトリックス配置された複数のメモリセルＭＣ、
ワード線ＷＯないしＷｎ及び相補データ線ＤＯ，ＤＯな
いしＤＩ、ＤＩから構成されている。
メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差結線され□かつソース
が回路の接地点ＧＮＤに結合されたＮチャンネル型の記
憶ＭＯ５ＦＥＴＱＩ。
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差結線され□かつソース
が回路の接地点ＧＮＤに結合されたＮチャンネル型の記
憶ＭＯ５ＦＥＴＱＩ。
Ｑ２と、上記ＭＯＳＦＥＴＱＩ、Ｑ２のドレインと電源
端子Ｖｃｃとの間に設けられたポリ （多結晶）シリコ
ン層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そして
、上記ＭＯ５ＦＥＴＱＩ、Ｑ２の共通接続点と相補デー
タ線Ｄｏ、Ｄｏとの間にＮチャンネル型の伝送ゲートＭ
ＯＳＦＥＴＱ３．Ｑ４が設けられている。同じ行に配置
されたメモリセルの伝送ゲートＭＯＳＦＥＴＱ３．Ｑ４
等のゲートは、それぞれ例示的に示された対応するワー
ド線ＷＯ〜Ｗｎ等に共通に接続され、同じ列に配置され
たメモリセルの入出力端子は、それぞれ例示的に示され
た対応する一対の相補データ線（ビット線又はディジツ
ト線）ＤＯ，Ｄｏ及びＤｌ。
端子Ｖｃｃとの間に設けられたポリ （多結晶）シリコ
ン層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そして
、上記ＭＯ５ＦＥＴＱＩ、Ｑ２の共通接続点と相補デー
タ線Ｄｏ、Ｄｏとの間にＮチャンネル型の伝送ゲートＭ
ＯＳＦＥＴＱ３．Ｑ４が設けられている。同じ行に配置
されたメモリセルの伝送ゲートＭＯＳＦＥＴＱ３．Ｑ４
等のゲートは、それぞれ例示的に示された対応するワー
ド線ＷＯ〜Ｗｎ等に共通に接続され、同じ列に配置され
たメモリセルの入出力端子は、それぞれ例示的に示され
た対応する一対の相補データ線（ビット線又はディジツ
ト線）ＤＯ，Ｄｏ及びＤｌ。
■１等に接続されている。
メモリセルにおいて、ＭＯＳＦＥＴＱＩ、Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱＬがオフ状
態にされているときのＭＯＳＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱＬがオフ状
態にされているときのＭＯＳＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。
同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗Ｒ１、Ｒ２は、ＭＯ５ＦＥＴＱＩ、Ｑ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる。抵抗
Ｒ１、Ｒ２は、Ｍ ＯＳ Ｆ Ｅ ＴＱ２のゲート容量
（図示しない）に蓄積されている情報電荷が放電させら
れてしまうのを防ぐ程度の電流供給能力を持つ。
記抵抗Ｒ１、Ｒ２は、ＭＯ５ＦＥＴＱＩ、Ｑ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる。抵抗
Ｒ１、Ｒ２は、Ｍ ＯＳ Ｆ Ｅ ＴＱ２のゲート容量
（図示しない）に蓄積されている情報電荷が放電させら
れてしまうのを防ぐ程度の電流供給能力を持つ。
この実施例に従うと、ＲＡＭが０ＭＯ３−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯ５ＦＥＴとポリシリコン抵抗
素子とから構成される。
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯ５ＦＥＴとポリシリコン抵抗
素子とから構成される。
この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴ
ＱＩ又はＱ２のゲート電橋と一体的に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯＳ Ｆ ＥＴを用いたときのように、駆動Ｍ
ＯＳＦＥＴＱＩ、Ｑ２から比較的大きな距離を持って離
さなければならないことがないので無駄な空白部分が生
じない。
シリコン抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴ
ＱＩ又はＱ２のゲート電橋と一体的に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯＳ Ｆ ＥＴを用いたときのように、駆動Ｍ
ＯＳＦＥＴＱＩ、Ｑ２から比較的大きな距離を持って離
さなければならないことがないので無駄な空白部分が生
じない。
同図において、各相補データ線Ｄｏ、Ｄｏ及びＤｉ、Ｄ
ｉと電源電圧Ｖｃｃとの間には、そのゲートに定常的に
電源電圧Ｖｃｃが供給されることによって抵抗素子とし
て作用するＮチャンネル型の負荷ＭＯＳＦＥＴＱ７〜Ｑ
ＩＯが設けられる。
ｉと電源電圧Ｖｃｃとの間には、そのゲートに定常的に
電源電圧Ｖｃｃが供給されることによって抵抗素子とし
て作用するＮチャンネル型の負荷ＭＯＳＦＥＴＱ７〜Ｑ
ＩＯが設けられる。
同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
−ＤＣＲを構成する／７ （ＮＯＲ）ゲート回路Ｇ１で
形成された出力信号によって選択される。このことは、
他のワード線Ｗｎについても同様である。
−ＤＣＲを構成する／７ （ＮＯＲ）ゲート回路Ｇ１で
形成された出力信号によって選択される。このことは、
他のワード線Ｗｎについても同様である。
上記ＸアドレスデコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇｌ、Ｇ２等により構成される。こ
れらのノアゲート回路Ｇ１．０２等の入力端子には、複
数ビットからなる外部アドレス信号Ｉ″−，×（図示し
ない過当な回路装置から出力されたアドレス信号〜）を
受けるＸアドレスバッファＸ−ＡＩＤＢによって形成さ
れた内部相補アドレス信号が所定の組合せをもって印加
される。
似のノアゲート回路Ｇｌ、Ｇ２等により構成される。こ
れらのノアゲート回路Ｇ１．０２等の入力端子には、複
数ビットからなる外部アドレス信号Ｉ″−，×（図示し
ない過当な回路装置から出力されたアドレス信号〜）を
受けるＸアドレスバッファＸ−ＡＩＤＢによって形成さ
れた内部相補アドレス信号が所定の組合せをもって印加
される。
上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
ｏ及びＤｌ、Ｄｉは、それぞれデータ線選択のためのＮ
チャンネル型の伝送ゲートＭＯ８ＦＥＴＱ１２．Ｑ１３
及びＱ１４．Ｑ１５から構成されたカラムスイッチ回路
を介してコモン相補データ線ＣＤ、ＣＤに接続される。
ｏ及びＤｌ、Ｄｉは、それぞれデータ線選択のためのＮ
チャンネル型の伝送ゲートＭＯ８ＦＥＴＱ１２．Ｑ１３
及びＱ１４．Ｑ１５から構成されたカラムスイッチ回路
を介してコモン相補データ線ＣＤ、ＣＤに接続される。
このコモン相補データ線ＣＤ、ＣＤには、読み出し回路
ＲＡの入力端子と、書込み回路ＷＡの出力端子が接続さ
れる。上記読み出し回路ＲＡは、データ出力端子Ｄｏｕ
ｔ’に読み出し信号を送出し、書込み回路ＷＡの入力端
子は、データ入力端子Ｄｉｎから供給される書込みデー
タ信号を受ける。
ＲＡの入力端子と、書込み回路ＷＡの出力端子が接続さ
れる。上記読み出し回路ＲＡは、データ出力端子Ｄｏｕ
ｔ’に読み出し信号を送出し、書込み回路ＷＡの入力端
子は、データ入力端子Ｄｉｎから供給される書込みデー
タ信号を受ける。
読み出し回路ＲＡは、センスアンプを含んでおり高感度
のセンス動作を行う。上記読み出し回路ＲＡは、制御回
路Ｃ０ＮＴから供給される代表的な制御信号φ「によっ
てその動作が制御される。
のセンス動作を行う。上記読み出し回路ＲＡは、制御回
路Ｃ０ＮＴから供給される代表的な制御信号φ「によっ
てその動作が制御される。
読み出し回路ＲＡは、それが動作状態にされているとき
にコモン相補データ線ＣＤ及びＣＤに供給されるデータ
信号を差動増幅し、増幅したデータ信号をデータ出力端
子Ｄｏｕｔに出力する。読み出し回路ＲＡは、それが非
動作状態にされているときに、その出力端子を高インピ
ーダンス状態もしくはフローティング状態にする。
にコモン相補データ線ＣＤ及びＣＤに供給されるデータ
信号を差動増幅し、増幅したデータ信号をデータ出力端
子Ｄｏｕｔに出力する。読み出し回路ＲＡは、それが非
動作状態にされているときに、その出力端子を高インピ
ーダンス状態もしくはフローティング状態にする。
書き込み回路ＷＡは、代表的な制御信号φＷによってそ
の動作が制御され、動作状態にされているときにデータ
入力端子Ｄｉｎに供給されている入力データと対応する
相補データ信号をコモン相補データ線ＣＤ、ＣＤに出力
する。書き込み回路ＷＡは、それが非動作状態にされて
いるときにモの一対の出力端子を高インピーダンス状態
もしくはフローティング状態にする。
の動作が制御され、動作状態にされているときにデータ
入力端子Ｄｉｎに供給されている入力データと対応する
相補データ信号をコモン相補データ線ＣＤ、ＣＤに出力
する。書き込み回路ＷＡは、それが非動作状態にされて
いるときにモの一対の出力端子を高インピーダンス状態
もしくはフローティング状態にする。
上記カラムスイッチ回路を構成するＭＯＳＦＢＴＱ１２
．Ｇ１３及びＧ１４．Ｇ１５のゲートには、それぞれＹ
アドレスデコーダＹ−ＤＣＲによって形成される選択信
号ＹＯ，”ｉ’ｌが供給される。
．Ｇ１３及びＧ１４．Ｇ１５のゲートには、それぞれＹ
アドレスデコーダＹ−ＤＣＲによって形成される選択信
号ＹＯ，”ｉ’ｌが供給される。
このＹアドレスデコーダＹ−ＤＣＲは、相互において類
似の構成とされたノアゲート回路Ｇ３．Ｇ４等により構
成される。これらのノアゲート回路０３、Ｇ４等には、
複数ビットからなる外部アドレス信号ＡＹ （図示しな
い適当な回路装置から出力されたアドレス信号）を受け
るＹアドレスへンファＹ−ＡＤＢによって形成された内
部相補アドレス信号が所定の組合せをもって印加される
。
似の構成とされたノアゲート回路Ｇ３．Ｇ４等により構
成される。これらのノアゲート回路０３、Ｇ４等には、
複数ビットからなる外部アドレス信号ＡＹ （図示しな
い適当な回路装置から出力されたアドレス信号）を受け
るＹアドレスへンファＹ−ＡＤＢによって形成された内
部相補アドレス信号が所定の組合せをもって印加される
。
制御回路Ｃ０ＮＴは、外部端子ＷＥ、Ｃ３からの制御信
号を受けて、上記内部制御タイミング信号φｒ、φＷ等
を形成する。
号を受けて、上記内部制御タイミング信号φｒ、φＷ等
を形成する。
この実施例においては、それぞれ対とされた相補データ
１ｌｌｏ、ＤＱ及びＤｉ、０１間は、イコライズ用のＰ
チャンネルＭＯＳＦＥＴＱＩ ６．’Ｑ１７が°それぞ
れ設けられる。これらのＭＯＳＦＥＴＱ１６及び・Ｇ１
７は、そのゲートに対応するデータ線選択信号ＹＯ及び
Ｙｌがそれぞれ供給されることによって、その相補デー
タ線が非選択状態におかれるとき、言い換えるならば、
選択信号ＹＯ及びＹｌがロウレベルにされることにより
、それに対応するカラムスイッチＭＯ８ＦＥＴＱＩ ２
゜Ｇ１３及びＧ１４．Ｇ１５がそれぞれオフ状態にされ
ている間、オン状態にされ相補データ線ＤＯ１ＤＯ及び
ＤＩ、ＤＩをそれぞれ短絡状態にして両レベルを等しく
させるというイコライズを実行するものである。
１ｌｌｏ、ＤＱ及びＤｉ、０１間は、イコライズ用のＰ
チャンネルＭＯＳＦＥＴＱＩ ６．’Ｑ１７が°それぞ
れ設けられる。これらのＭＯＳＦＥＴＱ１６及び・Ｇ１
７は、そのゲートに対応するデータ線選択信号ＹＯ及び
Ｙｌがそれぞれ供給されることによって、その相補デー
タ線が非選択状態におかれるとき、言い換えるならば、
選択信号ＹＯ及びＹｌがロウレベルにされることにより
、それに対応するカラムスイッチＭＯ８ＦＥＴＱＩ ２
゜Ｇ１３及びＧ１４．Ｇ１５がそれぞれオフ状態にされ
ている間、オン状態にされ相補データ線ＤＯ１ＤＯ及び
ＤＩ、ＤＩをそれぞれ短絡状態にして両レベルを等しく
させるというイコライズを実行するものである。
これにより、第２図に示すようにアドレス信号ＡＸ、Ａ
Ｙが供給されたチップ選択状態において、メモリセルの
実際の選択タイミングに応じてそのメモリセルに結合さ
れた相補データ線り、Ｄのレベルは、互いに等しいレベ
ルから読み出し動作ならメモリセルの記憶情報に従って
変化し、書込み動作なら書込み信号に従って変化するの
で高速動作化を図ることができる。なお、上記ＭＯＳＦ
ＥＴＱ１６及びＧ１７は、そのコンダクタンスが比較的
大きくされる。これにより、上記読み出し及び書込み動
作において、非選択とされた相補データ線には、ワード
線が選択状態にされたメモリセルからの読み出し信号に
従ったレベル差が生じるようにされる。したがって、メ
モリアクセス時に非相補データ線を短絡状態にしても、
それに結合されたメモリセルの記憶情報の破壊が行われ
る虞れはない。
Ｙが供給されたチップ選択状態において、メモリセルの
実際の選択タイミングに応じてそのメモリセルに結合さ
れた相補データ線り、Ｄのレベルは、互いに等しいレベ
ルから読み出し動作ならメモリセルの記憶情報に従って
変化し、書込み動作なら書込み信号に従って変化するの
で高速動作化を図ることができる。なお、上記ＭＯＳＦ
ＥＴＱ１６及びＧ１７は、そのコンダクタンスが比較的
大きくされる。これにより、上記読み出し及び書込み動
作において、非選択とされた相補データ線には、ワード
線が選択状態にされたメモリセルからの読み出し信号に
従ったレベル差が生じるようにされる。したがって、メ
モリアクセス時に非相補データ線を短絡状態にしても、
それに結合されたメモリセルの記憶情報の破壊が行われ
る虞れはない。
また、Ｙアドレスを固定して読み出し／書き込み動作が
行われる場合に、上記イコライズ用ＭＯＳＦＥＴはオフ
状態のままにされる。しかしながら、この場合には相補
データ線はオン状態にされているカラムスイッチＭＯ５
ＦＥＴにより共通相補データ線ＣＤ、ＣＤに結合されて
いる。この共通相補データ線ＣＤ、ＣＤには、制御信号
ＷＥ・ＣＳを受ける負荷ＭＯＳＦＥＴＱ１ Ｂ及びＧ１
９が設けられているので、これらの負荷ＭＯ５ＦＥＴＱ
１Ｂ、Ｑ１９から書き込み終了やチップ非選択状態とと
もに電流供給が行われ、次の書き込み又は読′み出しの
ときには相補データ線のレベル差は小さくされるもので
ある。なお、図示しないがチップ非選択状態のとき上記
共通相補データ線ＣＤ、ＣＤ間を短絡するＭ ＯＳ Ｆ
Ｅ Ｔを設けるものであってもよい。
行われる場合に、上記イコライズ用ＭＯＳＦＥＴはオフ
状態のままにされる。しかしながら、この場合には相補
データ線はオン状態にされているカラムスイッチＭＯ５
ＦＥＴにより共通相補データ線ＣＤ、ＣＤに結合されて
いる。この共通相補データ線ＣＤ、ＣＤには、制御信号
ＷＥ・ＣＳを受ける負荷ＭＯＳＦＥＴＱ１ Ｂ及びＧ１
９が設けられているので、これらの負荷ＭＯ５ＦＥＴＱ
１Ｂ、Ｑ１９から書き込み終了やチップ非選択状態とと
もに電流供給が行われ、次の書き込み又は読′み出しの
ときには相補データ線のレベル差は小さくされるもので
ある。なお、図示しないがチップ非選択状態のとき上記
共通相補データ線ＣＤ、ＣＤ間を短絡するＭ ＯＳ Ｆ
Ｅ Ｔを設けるものであってもよい。
（１）その選択信号を利用して、相補データ線が非選択
状態にされたときオン状態にされ、上記相補データ線を
短絡させるＭＯＳ Ｆ ＥＴを設けることにより、相補
データ線のイコライズを行うことができる。これにより
、高速動作化を実現できるという効果が得られる。
状態にされたときオン状態にされ、上記相補データ線を
短絡させるＭＯＳ Ｆ ＥＴを設けることにより、相補
データ線のイコライズを行うことができる。これにより
、高速動作化を実現できるという効果が得られる。
（２）カラム選択信号を利用するものであるので、相補
データ線を短絡させるＭＯＳＦＥＴを追加するという極
めて簡単な構成により高速動作化を実現できるという効
果が得られる。
データ線を短絡させるＭＯＳＦＥＴを追加するという極
めて簡単な構成により高速動作化を実現できるという効
果が得られる。
（３）相補データ線が非選択期間とされる比較的長い時
間によりそのイコライズを行うものであるので、小さな
サイズのＭＯＳ Ｆ ＥＴを用いることができ、高集積
度を実現できるという効果が得られる。′（４）相補デ
ータ線が非選択期間でイコライズが行われ、メモリセル
の選択動作とともにそれが終了されるから、ワード線の
分割やワード線としてメタル配線を用いること等による
ワード縁高速切り替え動作に追随したイコライズを実現
できる。したがって、ワード線の高速切り替えと相俟っ
ていっそうの高速動作化を実現できるという効果が得ら
れる。
間によりそのイコライズを行うものであるので、小さな
サイズのＭＯＳ Ｆ ＥＴを用いることができ、高集積
度を実現できるという効果が得られる。′（４）相補デ
ータ線が非選択期間でイコライズが行われ、メモリセル
の選択動作とともにそれが終了されるから、ワード線の
分割やワード線としてメタル配線を用いること等による
ワード縁高速切り替え動作に追随したイコライズを実現
できる。したがって、ワード線の高速切り替えと相俟っ
ていっそうの高速動作化を実現できるという効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。イコライズ用ＭＯＳ
Ｆ ＥＴは、カラムスイッチＭ ＯＳ Ｆ Ｅ Ｔと同
じ導電型のＭ ＯＳ Ｆ Ｅ Ｔを用いるものであって
もよい。この場合には、そのカラムスイッチ！ｖ！ Ｏ
Ｓ Ｆ Ｅ Ｔのゲートに供給される選択信号の反転信
号を形成して、上記イコライズ用Ｍ ＯＳ Ｆ Ｅ Ｔ
のゲートに供給すればよい。また、メモリセルは、Ｐチ
ャンネル’ＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴと
を組合せて構成きれたスダテインク型フリップフロフプ
回路を用いるものであってもよい。このようにメモリア
レイの構成及びその周辺回路の具体的回路構成は、種々
の実施形態を採ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。イコライズ用ＭＯＳ
Ｆ ＥＴは、カラムスイッチＭ ＯＳ Ｆ Ｅ Ｔと同
じ導電型のＭ ＯＳ Ｆ Ｅ Ｔを用いるものであって
もよい。この場合には、そのカラムスイッチ！ｖ！ Ｏ
Ｓ Ｆ Ｅ Ｔのゲートに供給される選択信号の反転信
号を形成して、上記イコライズ用Ｍ ＯＳ Ｆ Ｅ Ｔ
のゲートに供給すればよい。また、メモリセルは、Ｐチ
ャンネル’ＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴと
を組合せて構成きれたスダテインク型フリップフロフプ
回路を用いるものであってもよい。このようにメモリア
レイの構成及びその周辺回路の具体的回路構成は、種々
の実施形態を採ることができるものである。
この発明は、ＣＭ ＯＳスタティック型ＲＡＭに広く適
用することができる。
用することができる。
図面のｆｆｉ車な説明
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作の一例を示すタイミング図である。
、その動作の一例を示すタイミング図である。
Ｍ−ＡＲＹ・・メモリーｆ Ｌ／イ、ＸＡＤＢ・−Ｘア
ドレスバッファ、ＹＡＤＢ・・Ｙアドレスバッファ、Ｘ
ＤＣＲ・・Ｘアドレスデコーダ、ＹＤＣＲ・・）′アド
レスデコーダ、ＭＣ・・メモリセル、ＷＡ・・書込み回
路、ＲＡ・・読み出し回路、ＴＣ・・タイミング制御回
路 −−−７・′
ドレスバッファ、ＹＡＤＢ・・Ｙアドレスバッファ、Ｘ
ＤＣＲ・・Ｘアドレスデコーダ、ＹＤＣＲ・・）′アド
レスデコーダ、ＭＣ・・メモリセル、ＷＡ・・書込み回
路、ＲＡ・・読み出し回路、ＴＣ・・タイミング制御回
路 −−−７・′
Claims (1)
- 【特許請求の範囲】 １、スタティック型メモリセルの一対の入出力ノードが
結合された一対の相補データ線と、上記相補データ線間
に設けられ、相補データ線を共通相補データ線に結合さ
せるカラムスイッチＭＯＳＦＥＴに供給される選択信号
の非選択レベルによりオン状態にされるイコライズ用Ｍ
ＯＳＦＥＴとを含むことを特徴とするスタティック型Ｒ
ＡＭ。 ２、上記カラムスイッチＭＯＳＦＥＴは、Ｎチャンネル
ＭＯＳＦＥＴにより供給され、上記イコライズ用ＭＯＳ
ＦＥＴは、ＰチャンネルＭＯＳＦＥＴにより構成され、
共通のデータ線選択信号が供給されるものであることを
特徴とする特許請求の範囲第１項記載のスタティック型
ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164174A JPS6226692A (ja) | 1985-07-26 | 1985-07-26 | スタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164174A JPS6226692A (ja) | 1985-07-26 | 1985-07-26 | スタテイツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226692A true JPS6226692A (ja) | 1987-02-04 |
Family
ID=15788128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164174A Pending JPS6226692A (ja) | 1985-07-26 | 1985-07-26 | スタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226692A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278293A (ja) * | 1991-03-07 | 1992-10-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2002269986A (ja) * | 2001-03-12 | 2002-09-20 | Fujitsu Ltd | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
| JP2005166252A (ja) * | 2003-12-03 | 2005-06-23 | Samsung Electronics Co Ltd | インアクティブウィークプリチャージング及びイコライジングスキームを採用したプリチャージ回路、それを含むメモリ装置及びそのプリチャージ方法 |
-
1985
- 1985-07-26 JP JP60164174A patent/JPS6226692A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278293A (ja) * | 1991-03-07 | 1992-10-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2002269986A (ja) * | 2001-03-12 | 2002-09-20 | Fujitsu Ltd | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
| JP4553504B2 (ja) * | 2001-03-12 | 2010-09-29 | 富士通セミコンダクター株式会社 | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
| JP2005166252A (ja) * | 2003-12-03 | 2005-06-23 | Samsung Electronics Co Ltd | インアクティブウィークプリチャージング及びイコライジングスキームを採用したプリチャージ回路、それを含むメモリ装置及びそのプリチャージ方法 |
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