JPS62195783A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、たとえば
、０ＭＯ３（相補型ＭＯ３）を用いたスタティック型Ｒ
ＡＭ等に利用して有効な技術に関するものである。

〔従来の技術〕

スタティック型ＲＡＭ等の半導体記憶装置については、
１９８５年、日立製作所発行のｒ日立ＩＣメモリデータ
ブックｊに各種の製品が記載されている。このようなス
タティック型ＲＡＭ等の半導体記憶装置は、通常１ビツ
ト、４ビツトあるいは８ビツトといった比較的少ないビ
ット単位でその読み出し、書込み動作が行われる。

一方、スタティック型ＲＡＭ等の半導体記憶装置のメモ
リセルは、通常その入力と出力が交差接続されることに
よりランチ形態とされた二つのインバータにより構成さ
れる。これらのメモリセルでは、電源投入時、二つのイ
ンバータによる競合が生じ、その初期状態が論理″Ｏ”
、論理“１″のどちらに安定するかを確定できない。こ
のため、電源投入後、全メモリセルを論理“θ″あるい
は論理“１″とするための書込み動作、すなわち初期設
定を必要とする場合がある。

このようなメモリの初期設定を行うために、外部から全
アドレスを順番に指定し、全メモリセルに初期値論理“
０″あるいは論理“１”を書込む方法が行われる。

〔発明が解決しようとする問題点〕

上記従来の半導体記憶装置あるいはその初期設定の方法
には次に示す問題点があることが本発明者等によって明
らかになった。すなわち、半導体技術の進展に伴うＲＡ
Ｍの大記憶容量化にともない、メモリの全アドレスを指
定して初期設定を行うのに膨大なメモリサイクル数と面
倒なメモリ制御を必要とするようになる。

この発明の目的は、簡単な回路構成により、初期設定機
能を有するスタティック型ＲＡＭ等の半導体記憶装置を
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
メモリセルを構成するラッチ形態の二つのインバータに
供給される電源供給線を別々に分離し、電源投入時、一
方のインバータに供給される電源電圧の所定電圧レベル
への立ち上がりと他の一方のインバータに供給される電
源電圧の所定電圧レベルへの立ち上がりに適当な時間差
を持たせるものである。

〔作　　用〕

上記した手段によれば、電源投入時、メモリアレイを構
成する全てのメモリセルは、そのイン／ｓｌ−タに供給
される二つの電源電圧の立ち上がりの時間差に応じて、
所定の状態にセフ）されるため、電源投入時のわずかな
時間内で全メモリの初期設定を実現するものである。

〔実施例〕

第３図には、この発明が通用されたスタテイ・ツク型Ｒ
ＡＭの回路ブロック図が示されている。同図の各回路素
子は、公知のＣＭＯ３集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。同図において、チャネル（バックゲート）部に
矢印が付加されたＭＯＳＦＥＴはＰチャンネル型であっ
て、矢印の付加されないＮチャンネルＭＯ３ＦＥＴと区
別される。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板上に形成される。ＰチャンネルＭＯ
Ｓ　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域およびソース領域とドレイン領
域との間の半導体基板表面に薄い厚さのゲート絶縁膜を
介して形成されたポリシリコンからなるようなゲート電
極から構成される。ＮチャンネルＭＯＳ　Ｆ　ＥＴは、
上記半導体基板表面に形成されたＰ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲー
トを構成する。Ｐ型ウェル領域は、その上に形成された
ＮチャンネルＭＯ３ＦＥＴの基板ゲートを構成する。な
お、メモリセルを構成するＭＯＳＦＥＴをウェル領域に
形成する構成は、α線等によって引き起こされる記憶情
報の誤った反転を防止する上で効果的である。

第３図において、メモリアレイＭ−ＡＲＹは、代表とし
て例示的に示されているマトリックス配置された複数の
メモリセルＭＣ，ワード線ＷＯないしＷｌおよび相補デ
ータ線対ＤＯ，ＤＯないしＤｉ、ＤＩから構成されてい
る。

メモリセルＭＣは、それぞれ同じ構成にされ、その１つ
の具体的回路が代表として第３図に示されている。図に
示すように、メモリセルＭＣはＮチャンネルＭＯ３ＦＥ
ＴＱＩおよびＰチャンネルＭＯ３ＦＥＴＱ５、あるいは
ＮチャンネルＭＯ３ＦＥＴＱ２およびＰチャンネルＭＯ
３ＦＥＴＱ６とから成る二つのＣＭＯＳインバータの入
力と出力とが互いに交差接続されて構成されたラッチ回
路を含んでいる。上記二つのＣＭＯＳインバータのＰチ
ャンネルＭＯ３ＦＥＴＱ６およびＱ５のソ−スは通常の
電源電圧ＶＣＣおよび電源投入時電源電圧ＶＣＣにやや
遅れて供給される電源電圧Ｖ　ｃｃｄにそれぞれ接続さ
れる。上記電源電圧ＶＣＣとＶｃｃｄは、それぞれ共通
の電源供給線を介して、後述する電源電圧制御回路ＶＣ
から供給される。

上記ランチ回路の一対の入出力ノードｂ、ａと相補デー
タ線対ＤＯ，百１との間にはＮチャンネル型の伝送ゲー
トＭＯ３ＦＥＴＱ３．Ｑ４が設けられる。同じ行に配置
されたメモリセルの伝送ゲートＭＯ３ＦＦ、ＴＱ３．Ｑ
４等のゲートは、それぞれ例示的に示された対応するワ
ード線ＷＯ１Ｗ１等に共通に接続され、同じ列に配置さ
れたメモリセルの入出力端子は、それぞれ例示的に示さ
れた対応する一対の相補データ線（ビット線またはディ
ジット線）ＤＯ，ＤＯおよびＤＩ、Ｄｌ等に接続される
。　同図において、各相補データ線対ＤＯ１百１および
Ｄｉ、Ｄｉと電源電圧Ｖｃｃとの間には、特に制限され
ないが、そのゲートに定常的に電源電圧Ｖｃｃが供給さ
れることによって抵抗素子として作用するＮチャンネル
型の負荷ＭＯ３ＦＥＴＱ７〜ＱＩＯが設けられる。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
ＤＣＲで形成された出力信号によって選択される。この
ことは、他のワード線Ｗ１等についても同様である。こ
のＸアドレスデコーダＸＤＣＨの入力端子には、複数ビ
ットからなる外部アドレス信号ＡＸＯ〜ＡＸｉを受ける
ＸアドレスバソフプＸＡＤＢによって形成された内部相
補アドレス信号が所定の組合せをもって印加される。

上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
ＯおよびＤｉ、Ｄｉは、特に制限されないが、それぞれ
データ線選択のためのＮチャンネル型の伝送ゲートＭＯ
３ＦＥＴＱ１２．Ｑ１３およびＱ１４．Ｑ１５等から構
成されたカラムスイッチ回路を介してコモン相補データ
線対ＣＤ、Ｃ五に接続される。

上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ１２
．Ｑ１３およびＱ１４．Ｑ１５のゲートには、Ｙアドレ
スデコーダＹＤＣＲによって形成される選択信号ＹＯ，
Ｙｌがそれぞれ供給される。

このＹアドレスデコーダＹＤＣＨには、複数ビットから
なる外部アドレス信号ＡＹＯ〜ＡＹｊを受けるアドレス
バッフプＡＤＢによって形成された内部相補アドレス信
号が所定の組合せをもって印加される。

上記コモン相補データ線対ＣＤ、τ下には、読み出し回
路ＲＡの入力端子と、書込み回路ＷＡの出力端子が接続
される。上記読み出し回路ＲＡは、データ出力端子Ｄｏ
ｕｔに読み出し信号を送出し、書込み回路ＷＡは、デー
タ入力端子Ｄｉｎから供給される書込みデータ信号を受
ける。読み出し回路ＲＡは、センスアンプを含んでおり
高感度のセンス動作を行う。読み出し回路ＲＡはタイミ
ング制御回路ＴＣから供給される制御信号φｒによって
その動作が制御される。読み出し回路ＲＡは、それが動
作状態にされているときにコモン相補データ線対ＣＤお
よびσ下に供給されるデータ信号を差動増幅し、増幅し
たデータ信号をデータ出力端子Ｄｏｕｔに出力する。読
み出し回路ＲＡは、それが非動作状態にされている時に
、その出力端子を高インピーダンス状態もしくはフロー
ティング状態とする。

書き込み回路ＷＡは、タイミング制御回路ＴＣから供給
される制御信号φＷによってその動作が制御され、動作
状態にされている時にデータ入力端子Ｄｉｎに供給され
る入力データと対応する相補　　　−データ信号をコモ
ン相補データ線対ＣＤ、　　６石に出力する。書き込み
回路ＷＡは、それが非動作状態にされているときにその
一対の出力端子を高インピーダンス状態もしくはフロー
ティング状態にする。

タイミング制御回路ＴＣは、外部供給されるチップセレ
クト信号σ】およびライトイネーブル信号Ｗ１を受けて
、上記内部制御タイミング信号φＷ、φｒ等を形成する
。

電源電圧制御回路ＶＣは、外部供給される電源電圧ＶＣ
Ｃを受けて、通常の電源電圧ＶＣＣおよび電源投入時こ
の電源電圧ＶＣＣにやや遅れて所定の電圧レベルに立ち
上がる電源電圧Ｖ　ｃｃｄとを形成し、対応するメモリ
セルの各インバータ回路に供給する。

第１図には、上記電源電圧制御回路ＶＣの一実施例の回
路図が示されている。同図に示すように、電源電圧制御
回路ＶＣは外部供給される電源電圧ｖＣＣを受け、その
電源電圧■ＣＣをそのまま通常の電源電圧ＶＣＣとして
、また電源電圧ＶＣＣを遅延回路ＤＬを経由さゼること
により適当な時間だけ遅延させた電源電圧Ｖ　ｃｃｄを
形成し、各回路に供給する。これにより、半導体記憶装
置の電源投入時において、通常の電源電圧ＶＣＣはもう
一方の電源電圧Ｖ　ｃｃｄに対し、遅延回路の設定時間
Ｔｄだけ早く所定の電圧レベルに立ち上がる。

第２図には、第１図の電源電圧制御回路ＶＣおよび第３
図のスタティック型ＲＡＭにおける動作タイミング図が
示されている。前述のように、第３図のスタティック型
ＲＡＭの各メモリセルを構成する二つのインバータは、
その動作電源電圧が第１図の通常の電源電圧ＶＣＣと遅
延された電源電圧Ｖ　ｃｃｄとに分けて供給される。こ
のため、電源投入時において、各メモリセルの二つのイ
ンバータは次のような動作を経て、初期の安定状態とな
る。すなわち、第３図において、電源投入によって外部
供給される電源電圧ＶＣＣが所定の電圧レベルたとえば
＋５ボルトのような電圧レベルに立ち上がると、まず通
常の電源電圧ＶＣＣがその電圧レベルに立ち上がる。こ
れにより、メモリセルを構成する二つのインバータのう
ち、ＰチャンネルＭＯ３ＦＥＴＱ６およびＮチャンネル
ＭＯ３ＦＥＴＱ２から成るインバータが電源電圧ＶＣＣ
を供給された状態となる。この時、もう一方のインバー
タに供給される電源電圧Ｖ　ｃｃｄはまだ０ボルトのよ
うな接地電位であり、ノードｂの電圧レベル■ｂも接地
電位である。ＰチャンネルＭＯ３ＦＥＴＱ６はそのソー
スに供給される電源電圧ＶＣＣとそのゲートに供給され
るノードｂの電圧レベルｖｂの接地電位によりオン状態
となり、ＮチャンネルＭＯ３ＦＥＴＱＩはそのゲートに
供給されるノードｂの電圧レベルｖｂの接地電位により
オフ状態となる。したがって、ノードａの電圧レベルＶ
ａは電源電圧ＶＣＣのようなハイレベルとなる。

次に、電源電圧ＶＣＣにやや遅れて電源電圧Ｖｃｃｄが
＋５ボルトのような電圧レベルに立ち上がるが、ノード
ａの電圧レベルＶａはすてにハイレベルに確立されてい
るため、ノードａの電圧レベルＶａをそれぞれのゲート
に受けるＰチャンネルＭＯ３ＦＥＴＱ５はオフ状態、Ｎ
チャンネルＭＯ３ＦＥＴＱＩはオン状態となる。したが
って、ノードｂの電圧レベルｖｂは接地電位のようなロ
ーレベルとなり、これを受けて、ＰチャンネルＭＯ３Ｆ
ＥＴＱ６はオン状態、ＮチャンネルＭＯ３ＦＥＴＱ２は
オフ状態をそのまま持続する。この結果、メモリセルを
構成する二つのインバータによるラッチ回路は、読み出
し時データ線Ｄｏの電圧レベルがローレベルとなる論理
“θ″の状態に初期設定される。

以上のメモリセルの動作は、他の全てのメモリセルでも
同様に行われ、電源投入時のわずかな時間内において、
全メモリセルの初期設定が実現できるものである。

また、このような半導体記憶装置を用いた装置が、その
通常の動作の途中等で、必要に応じて電源電圧Ｖ　ｃｃ
ｄあるいは電源電圧ＶＣＣと電源電圧Ｖｃｃｄの両方を
一時的に接地電位とすることで、全メモリセルに対する
同一データの書込みを行うこともできる。

以上の本実施例で示されるように、この発明をスタティ
ック型ＲＡＭのような半導体記憶装置に適用した場合、
次の効果が得られる。すなわち、（１）メモリセルを構
成するラッチ形態の二つのインバータに供給される動作
電源電圧を別々に分離し、電源投入時、一方のインバー
タに供給される電源電圧の所定電圧レベルへの立ち上が
りと他の一方のインバータに供給される電源電圧の所定
電圧レベルへの立ち上がりに適当な時間差を持たせるこ
とにより、メモリアレイを構成する全てのメモリセルの
初期設定を電源投入時のわずかな時間内に実現できると
いう効果が得られる。

（２）上記（１１項において電源電圧ＶＣＣおよび電源
電圧Ｖ　ｃｃｄの立ち上がり順序を変えることで、全メ
モリセルの状態を論理６０”あるいは論理“１″のどち
らにでも初期設定できるため、見掛は上ＲＯＭとして使
用できるという効果が得られる。

（３）上記（１１項により、半導体記憶装置を含む装置
の電源投入時のシステム・セント・アップ時間が短、縮
できるという効果が得られる。

（４）このような半導体記憶装置を用いた装置が、その
通常の動作の途中等で、必要に応じて電源電圧Ｖ　ｃｃ
ｄあるいは電源電圧ＶＣＣと電源電圧Ｖ　ｃｃｄの両方
を一時的に接地電位とすることで、全メモリセルに対す
る同一データの書込みを短時間で行うことができるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第３図のメ
モリセルを構成するインバータは、ＰチャンネルＭＯ３
ＦＥＴＱ５およびＱ６に代えて、高抵抗のポリシリコン
層を用いるものであってもよい。また、メモリセルの一
方のインバータに供給される電源電圧ＶＣＣを除い電源
電圧Ｖ　ｃｃｄを用いるものであってもよい。さらに、
電源電圧ＶＣＣおよび電源電圧Ｖ　ｃｃｄは外部から供
給されるものであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である０ＭＯ８のスタティ
ック型ＲＡＭに適用した場合について説明したが、それ
に限定されるものではなく、たとえば、バイポーラ型ト
ランジスタにより構成されるスタティック型ＲＡＭ等各
種の半導体記憶装置に適用できる。本発明は、少なくと
もラッチ形態の二つのインバータをメモリセルとする半
導体記憶装置には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。ずなわち、メモリセルを構成するラッチ形態の二つ
のインバータに供給される動作電源電圧を別々に分離し
、電源投入時、一方のインバータに供給される電源電圧
の所定電圧しベルへの立ち上がりと他の一方のインバー
タに供給される電源電圧の所定電圧レベルへの立ち上が
りに適当な時間差を持たせることにより、メモリアレイ
を構成する全てのメモリセルの初期設定を電源投入時の
わずかな時間内に実現できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡＭ
の電源電圧制御回路の一実施例を示す回路図、 第２図は、第１図の電源電圧制御回路およびスタティッ
ク型ＲＡＭの動作タイミング図、第３図は、この発明が
適用されたスタティック型ＲＡＭの回路ブロック図であ
る。 Ｍ−ＡＲＹ・・・メモリアレイ、ＸＡＤＢ・・・Ｘアド
レスバッファ、ＹＡＤＢ・・・Ｙアドレスバッファ、Ｘ
ＤＣＲ・・・Ｘアドレスデコーダ、ＹＤＣＲ・・・Ｙア
ドレスデコーダ、ＭＣ・・・メモリセル、ＷＡ・・・書
込み回路、ＲＡ・・・読み出し回路、ＴＣ・・・タイミ
ング制御回路、ＶＣ・・・電源電圧制御回路、ＤＬ・・
・遅延回路 第１図 第２図 ■α ：ＤＯＤｏ；　　ｉＤｌ　　　　　　　０１；９、　　
　　　　　ＣＬ１３　　　　　　Ｑ１５〔Ｄ ＲＡ　　　　ＣＤ Ｄｉｎ　　　ＷＡ　　　　　　　　　　　ＹＤＣＲ−−
ψリ　　　　　　　「−コ ＡＹＯＡＹｊ

Claims (1)

1. 【特許請求の範囲】 １、第１の電源供給線の電圧によって動作状態にされる
   第１のインバータ回路と、第２の電源供給線の電圧によ
   って動作状態にされる第２のインバータ回路とがラッチ
   形態とされて構成される記憶回路を含む複数のメモリセ
   ルを具備することを特徴とする半導体記憶装置。 ２、上記第２の電源供給線には、上記第１の電源供給線
   の電圧が遅延回路により所定の時間遅延させられた電圧
   が供給されるものであることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、上記第１および第２の電源
   供給線は、その一方が一時的に接地電位にしうるもので
   あることを特徴とする特許請求の範囲第１項または第２
   項記載の半導体記憶装置。