JPS62250588A - スタテイツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スタティック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、ＣＭＯ３（相
補型ＭＯＳ＞回路により構成されるスタティック型ＲＡ
Ｍに利用して有効な技術に関するものである。

〔従来の技術〕

ＣＭＯＳスタティック型ＲＡＭにおけるメモリセルは、
例えばそのゲートとドレインが交差接続された記憶用Ｍ
ＯＳＦＥＴと、これらの記憶用ＭＯＳＦＥＴのドレイン
に設けられたポリシリコン高抵抗からなる情報保持部と
、その一対の入出力端子と相補データ線との間に設けら
れた伝送ゲー１−Ｍ０３ＦＥＴとにより構成される。上
記相補データ線には、ＮチャンネルＭＯＳＦＥＴからな
る負荷ＭＯＳＦＥＴが設けられる。このようなスタティ
ック型ＲＡＭに関しては、例えば、特開昭５９−７５４
８６号公報参照。

〔発明が解決しようとする問題点〕

大記憶容量化のために上記メモリセルを構成する記憶用
ＭＯＳ　Ｆ　ＥＴのサイズは小さく形成される。これに
より、その記憶用ＭＯＳＦＥＴは、小さなコンダクタン
スを持つものとなる。したがって、上記負荷ＭＯＳＦＥ
Ｔのコンダクタンスもこれに対応して小さなコンダクタ
ンスを持つようにされる。上記のようにＮチャンネル型
の負荷ＭＯＳＦＥＴを用いた場合には、そのしきい値電
圧により電源電圧がレベルシフトされて相補データ線に
供給されること、及び上記のように記憶用ＭＯＳＦＥＴ
のコンダクタンスが小さくされることによって、例えば
、メモリセルが選択されたとき、相補データ線の電位は
、選択されたメモリセルの記憶情報に従った読み出し信
号のロウレベルとハイレベルが約２ｖと２．３ｖのよう
な中間電圧にされる。このことにより、メモリセルの内
部電圧が比較的低い電位にされる結果、スタティック型
ＲＡＭの耐α線強度を低下させる大きな原因となってい
ることが本願発明者の検討により明らかにされた。すな
わち、上記メモリセルの耐α線強度は、記憶用ＭＯＳ　
Ｆ　ＥＴのゲート容量に蓄えられた電荷量の差により決
定される。したがって、メモリセルの内部電圧が上述の
ように低い電位にされた状態では、上記ゲート容量に蓄
積される情報記憶電荷量の差が微小なものになってしま
う。このため、α線の照射によって発生したキャリアに
より上記記憶電荷量の差がなくなり、メモリセル情報が
反転してしまう。

この発明の目的は、耐α線強度の向上と、高速動作化を
実現したスタティック型ＲＡＭを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、スタティック型メモリセルの一対の入出力ノ
ードが結合された一対の相補データ線に、定常的にオン
状態にされる第１のＰチャンネル型負荷ＭＯＳ　Ｆ　Ｅ
Ｔと、書き込み動作の時にオフ状態にされる第２のＰチ
ャンネル型負荷Ｍ　ＯＳ　Ｆ　ＥＴとがそれぞれ並列形
態に接続されてなる負荷回路を設けるとともに、Ｎチャ
ンネルＭＯＳ　Ｆ　ＥＴとＰチャンネルＭＯＳＦＥＴと
の並列形態からなるカラムスイッチ回路により相補デー
タ線を共通データ線に接続し、この共通相補データ線に
書き込み動作のときにオフ状態にされるプルアップＭＯ
ＳＦＥＴを設けるものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ３集積回路技術によって１個のシリコン単結晶のよう
な半導体基板上に形成される。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＰ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳＦＥＴの基板ゲートを構成する。

メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ，
ワード、％１ＩＷＯないしＷｎ及び相補データ線Ｄｏ、
ＤＯないしＤｌ、ＤＩから構成されている。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差接続され、かつソース
が回路の接地点に結合されたＮチャンネル型の記憶ＭＯ
ＳＦＥＴＱ１．Ｑ２と、上記ＭＯＳＦＥＴＱ１．Ｑ２の
ドレインと電源端子ＶＣＣとの間に設けられたポリ　（
多結晶）シリコン層からなる高抵抗Ｒ１，Ｒ２とを含ん
でいる。上記ＭＯＳＦＥＴＱ１．Ｑ２の共通接続点と相
補データ線Ｄｏ、Ｄｏとの間にＮチャンネル型の伝送ゲ
ートＭＯＳＦＥＴＱ３．Ｑ４が設けられている。同じ行
に配置されたメモリセルの伝送ゲートＭＯＳＦＥＴＱ３
．Ｑ４等のゲートは、それぞれ例示的に示された対応す
るワード線ＷＯ〜Ｗｎ等に共通に接続され、同じ列に配
置されたメモリセルの入出力端子は、それぞれ例示的に
示された対応する一対の相補データ線（ビット線又はデ
ィジット線”）ＤＯ，ＤＯ及びＤｉ、Ｄｌ等に接続され
ている。

メモリセルにおいて、ＭＯＳＦＥＴＱ１．Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱＩがオフ状
態にされているときのＭＯＳＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。

同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗ＲＩ　Ｒ２は、ＭＯＳ　Ｆ　ＥＴＱ　１、Ｑ２の
ドレインリーク電流を補償できる程度の高抵抗にされる
。抵抗Ｒ１、Ｒ２は、ＭＯＳ　Ｆ　ＥＴＱ２のゲート容
ｉｔ（図示しない）に蓄積されている情報電荷が放電さ
せられてしまうのを防ぐ程度の電流供給能力を持つ。

この実施例に従うと、ＲＡＭがＣＭＯ３−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン抵抗
素子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯＳ　Ｆ　Ｅ
Ｔを用いる場合に比べ、その大きさを小さくできる。す
なわち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦ
ＥＴＱＩ又はＱ２のゲート電極上に形成できるとともに
、それ自体のサイズを小型化できる。そして、Ｐチャン
ネルＭＯＳＦＥＴを用いたときのように、駆動ＭＯＳＦ
ＥＴＱｌ、Ｑ２から比較的大きな距離を持って離さなけ
ればならないことがないので無駄な空白部分が生じない
。

同図において、各相補データ線Ｄｏ、Ｄｏ及びＤ％、Ｄ
Ｉと電源電圧Ｖｃｃとの間には、そのゲートに定常的に
回路の接地電位が供給されることによって抵抗素子とし
て作用するＰチャンネル型の負荷ＭＯＳＦＥＴＱ５〜Ｑ
８が設けられる。これらのＭＯＳＦＥＴＱ５〜Ｑ８は、
そのサイズが比較的小さく形成されることによって、小
さなコンダクタンスを持つようにされる。これらの負荷
ＭＯＳＦＥＴＱ５〜Ｑ８には、それぞれ並列形態にＰチ
ャンネル型の負荷ＭＯＳＦＥＴＱ９〜Ｑ１２が設けられ
る。これらの負荷ＭＯＳＦＥＴＱ９〜Ｑ１２は、そのサ
イズが比較的大きく形成されることによって、比較的大
きなコンダクタンスを持つようにされる。上記ＭＯＳＦ
ＥＴＱ９〜Ｑ１２がオン状態におけるＭＯＳＦＥＴＱ５
〜Ｑ８との合成コンダクタンスとメモリセルＭＣの伝送
ゲートＭＯＳＦＥＴ及び記憶用ＭＯＳ　Ｆ　ＥＴの合成
コンダクタンスとの比は、上記メモリセルＭＣの読み出
し動作において、相補データ線ＤＯ，Ｄｏ及びＤＩ、Ｄ
ｌ等が、その記憶情報に従った所望の電位差を持つよう
な値に選ばれる。上記各負荷ＭＯＳＦＥＴＱ９〜Ｑ１２
のゲートには、書き込み動作の時に電源電圧Ｖｃｃのよ
うなハイレベルにされる内部書き込み信号ＷＥが供給さ
れる。これにより、書き込み動作のとき、上記負荷ＭＯ
ＳＦＥＴＱ９〜Ｑ１２はオフ状態にされる。したがって
、書き込み動作における相補データ線の負荷手段は、上
記小さなコンダクタンスのＭＯＳＦＥＴＱ５〜Ｑ８のみ
となる。

同図において、ワードｍｗｏは、ＸアドレスデコーダＸ
−ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形
成された出力信号によって選択される。このことは、他
のワード線Ｗｎについても同様である。

上記ＸアドレスデコーダＸ−ＤＣＲは、相互においてｌ
ｌ（ＩＩのノアゲート回路Ｇ１．０２等により構成され
る。これらのノアゲート回路Ｇｌ、Ｇ２等の入力端子に
は、複数ビットからなる外部アドレス信号ＡＸ（図示し
ない適当な回路装置から出力されたアドレス信号）を受
けるＸアドレスバッファＸ−ＡＤＨによって形成された
内部相補アドレス信号が所定の組合せをもって印加され
る。

上記メモリアレイにおける相補データ線ＤＯと共通相補
データｌＣＤ０との間には、並列形態にされたＮチャン
ネルＭＯＳＦＥＴＱＩ　３とＰチャンネルＭＯＳＦＥＴ
Ｑ１４からなるＣＭＯＳスイッチ回路が設けられる。他
のデータ線ＤＯ及びＤｌ、ＤＩ等も上記類似のＣＭＯＳ
スイッチ回路によって対応する共通相補データ線ＣＤ、
ＣＤに接続される。これらのＣＭＯＳスイッチ回路は、
カラムスイッチ（データ線選択回路）を構成する。

上記カラムスイッチ回路を構成するＮチャンネル型のＭ
ＯＳＦＥＴＱＩ　２．Ｑｌ　５及びＧ１７゜Ｇ１９のゲ
ートには、それぞれＹアドレスデコーダＹ−ＤＣＲによ
って形成される選択信号ＹＯ２Ｙ１が供給される。上記
Ｐチャンネル型のＭＯＳＦＥＴＱＩ　４．Ｑｌ　６及び
Ｇ１８．Ｇ２０のゲートには、上記選択信号ＹＯ，Ｙｌ
を受けるＣＭＯＳインバータ回路Ｎ１．Ｎ２の出力信号
が供給される。

ＹアドレスデコーダＹ−ＯＣＲは、相互において類似の
構成とされたノアゲート回路Ｇ３．Ｇ４等により構成さ
れる。これらのノアゲート回路Ｇ３、Ｇ４等には、複数
ビットからなる外部アドレス信号ＡＹ（図示しない適当
な回路装置から出力されたアドレス信号）を受けるＹア
ドレスバッファＹ−ＡＤＢによって形成された内部相補
アドレス信号が所定の組合せをもって印加される。

この実施例において、上記コモン相補データ線ＣＤ、Ｃ
Ｄには、書き込み動作の高速化のために、内部書き込み
信号ＷＥがゲートに供給されることによって、高速なラ
イトリカバリ動作を実現するために、Ｐチャンネル型の
負荷（プルアップ）ＭＯＳＦＥＴＱ２１及びＧ２２が設
けられる。

上記共通相補データ％’ｉＣＤ、ＣＤは、読み出し回路
ＲＡの入力端子と、書込み回路ＷＡの出力端子が接続さ
れる。上記読み出し回路ＲＡは、データ出力端子Ｄｏｕ
ｔに読み出し信号を送出し、書込み回路ＷＡの入力端子
は、データ入力端子Ｄｉｎから供給される書込みデータ
信号が供給される。

読み出し回路ＲＡは、センスアンプを含んでおり高感度
のセンス動作を行う、上記読み出し回路ＲＡは、制御回
路Ｃ０ＮＴから供給される代表的な制御信号φｒによっ
てその動作が制御される。

読み出し回路ＲＡは、それが動作状態にされているとき
にコモン相補データ線ＣＤ及びＣＤに供給されるデータ
信号を差動増幅し、増幅したデータ信号をデータ出力端
子Ｄｏｕｔに出力する。読み出し回路ＲＡは、それが非
動作状態にされているときに、その出力端子を高インピ
ーダンス状態もしくはフローティング状態にする。

書き込み回路ＷＡは、代表的な制御信号φＷによってそ
の動作が制御され、動作状態にされているときにデータ
入力端子Ｄｉｎに供給されている入力データと対応する
相補データ信号をコモン相補データ線ＣＤ、ＣＤに出力
する。書き込み回路ＷＡは、それが非動作状態にされて
いるときにその一対の出力端子を高インピーダンス状態
もしくはフローティング状態にする。

タイミング制御回路ＴＣは、外部端子ＷＥ、Ｃ百からの
制御信号を受けて、上記内部制御タイミング信号φｒ、
φＷ及びＷＥ等を形成する。

なお、特に制限されないが、それぞれ対とされた相補デ
ータ線ＤＯ，Ｄｏ及びＤｉ、Ｄｌ間及び／又は共通相補
データ線ＣＤ、ＣＤ間には、イコライズ用のＭＯＳ　Ｆ
　ＥＴを設けるものとしてもよい。これらのイコライズ
用ＭＯＳ　Ｆ　ＥＴは、アドレス信号の変化検出信号を
受けて、上記相補データ線及び／又は共通相補データ線
を一時的に短絡して、その電位を等しくさせるものであ
る。

この実施例回路の動作を次に説明する。

チップ選択信号Ｃ８がロウレベルにされ、アドレス信号
ＡＸとＡＹが供給された状態において、ライトイネーブ
ル信号ＷＥをロウレベルにすると、書き込み回路ＷＡが
動作状態にされる。書き込み回路ＷＡは、外部端子Ｄｉ
ｎから供給された書き込み信号に従って、共通相補デー
タ線ＣＤ、ＣＤにはゾ電源電圧Ｖｃｃのようなハイレベ
ルと回路の接地電位のようなロウレベルの書き込み信号
を伝える。このような書き込み信号は、上記アドレス信
号ＡＹに従って動作状態にされたカラムスイッチＭＯＳ
ＦＥＴを介してメモリアレイＭ−ＡＲＹを構成する一対
の相補データ線に伝えられる。このようにして、相補デ
ータ線に伝えられた書き込み信号は、上記アドレス信号
ＡＸに従って選択状態にされたワード線に結合されたメ
モリセルに伝えられることによって書き込みがなされる
。この場合、上記書き込み信号に従って、選択されたメ
モリセルの記憶状態を反転させるために、相補データ線
の電位は、はり電源電圧Ｖｃｃのようなハイレベルと回
路の接地電位のようなロウレベルからなる大きな信号振
幅とすることが必要とされる。この実施例では、書き込
み信号ＷＥのハイレベルによって、上記ＰチャンネルＭ
ＯＳＦＥＴＱ９〜Ｑ１２は、オフ状態にされる。これに
よって、相補データ線には、比較的小さなコンダクタン
スを持つＭＯＳＦＥＴＱ５〜Ｑ８Ｌか接続されていない
から、相補データ線の電位を書き込み信号に従った大き
な信号振幅とすることができる。そして、書き込み動作
の終了とともに、書き込み信号ＷＥがロウレベルに変化
する。これによって、比較的大きなコンダクタンスを持
つ負荷ＭＯＳ　Ｆ　ＥＴＱ９〜Ｑ１２がオン状態なり、
上記書き込み信号のリセット（ライトリカバリ動作）を
高速に行うことができる。これにより、書き込み後の読
み出し動作を高速に行うことができる。このことは、共
通相補データ線ＣＤ、ＣＤ側においても、上記書き込み
信号ＷＥによりスイッチ制御される負荷ＭＯＳＦＥＴＱ
２１．Ｑ２２により、同様な動作が行われるものである
。

また、カラムスイッチ回路として、ＣＭＯＳスイッチ回
路を用いているので、その合成コンダクタンスを小さく
できるとともに、共通相補データ線に伝えられる上記大
きな信号振幅の書き込み信号をレベル損失な（、選択さ
れた相補データ線に伝えることができるものである。

また、チップ選択信号Ｃ３がロウレベルにされ、アドレ
ス信号ＡＸとＡＹが供給された状態において、ライトイ
ネーブル信号ＷＥがハイレベルなら、読み出し回路ＲＡ
が動作状態にされる。

ワード線の選択動作によって各相補データ線には、それ
ぞれメモリセルが結合される。このとき、書き込み信号
ＷＥのロウレベルによって、Ｐチャンネル型の負荷ＭＯ
ＳＦＥＴＱ９〜Ｑ１２がオン状態にされている。これに
よって、相補データ線ＤＯ，Ｄｏ及びＤｌ、ＤＩ等の負
荷ＭＯＳ　Ｆ　ＥＴのコンダクタンスは、比較的大きく
されている。

これによって、相補データ線Ｄｏ、Ｄｏ及びＤｌ。

Ｄｌ等は、はＶ′電源電圧Ｖｃｃをバイアス電圧として
供給するものである。それ故、選択されたメモリセルか
ら相補データ線Ｄｏ、Ｄｏ及びＤｌ、Ｄｌ等に与えられ
る読み出し信号は、電源電圧ＶＣＣに近いハイレベルと
ロウレベルにされる。この読み出しハイレベルとロウレ
ベルは、選択されたものがカラムスイッチ回路を介して
共通相補データ線ＣＤ、ＣＤに与えられ、上記動作状態
にされた読み出し回路ＲＡのセンスアンプ及び出力回路
を通して外部端子Ｉ）ｏｕｔへ送出される。

上述のように、比較的大きなコンダクタンスを持つＰチ
ャンネル型のＭＯＳＦＥＴからなる負荷回路を介して、
相補データ線には電源電圧Ｖｃｃに近いバイアス電圧が
与えられるものであるため、メモリセルの内部電圧も上
記相補データ線の電位に従った、比較的高い電圧にされ
る。このことは、記憶ＭＯＳＦＥＴのゲート容量に蓄え
られる情報電荷量が多くなることを意味する。これによ
って、耐α線強度の向上を図ることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）データ線の負荷回路として、並列形態にされたＰ
チャンネル型負荷ＭＯＳＦＥＴの一方を定常的にオン状
態にし、他方を書き込み動作のときにオフ状態にさせる
ことによって、読み出し動作においては、比較的大きな
コンダクタンスを持つＰチャンネル型のＭＯＳＦＥＴか
らなる負荷回路を介して、相補データ線には電源電圧Ｖ
ｃｃに近いバイアス電圧が与えられる。これに応じて、
メモリセルの内部電圧も上記相補データ線の電位に従っ
た、比較的高い電圧にされるから記憶ＭＯＳ　Ｆ　ＥＴ
のゲート容量に蓄えられる情報電荷量を多くすることが
できる。これによって、耐α線強度の向上を図ることが
できるという効果が得られる。

（２）データ線の負荷回路として、並列形態にされたＰ
チャンネル型負荷ＭＯＳ　Ｆ　ＥＴの一方を定常的にオ
ン状態にし、他方を書き込み動作のときにオフ状態にさ
せることによって、書き込み動作におていは、選択され
る相補データ線に大きな信号振幅の１き込み信号を高速
に伝えることができる。

これにより、書き込み動作を高速に行うことができると
いう効果が得られる。

（３）データ線の負荷回路として、並列形態にされたＰ
チャンネル型負荷ＭＯＳ　Ｆ　ＥＴの一方を定常的にオ
ン状態にし、他方を書き込み動作のときにオフ状態にさ
せること及び共通相補データ線に書き込み動作の時にオ
フ状態にされるプルアップＭＯＳＦＥＴを設けることに
によって、書き込み終了後においては比較的大きなコン
ダクタンスを持つＰチャンネル型のＭＯＳ　Ｆ　ＥＴか
らなる負荷回路を介して、相補データ線及び共通相補デ
ータ線には電源電圧Ｖｃｃに近いバイアス電圧が与えら
れる。

これにより、短い時間内でライトリカバリ動作を行わせ
ることができるから、次のサイクルでの読み出し動作を
高速に行うことができるという効果が得られる。

（４）カラムスイッチ回路としてＣＭＯＳスイッチ回路
を用いることによって、大きなコンダクタンスのもとで
、レベル損失な（選択された相補データ線に書き込み信
号を伝えることができるから、上記（２）の相俟って書
き込み動作の高速化を図ることができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、動作の高速化
のために、アドレスバッファ、デコーダ回路、及びセン
スアンプやデータの入力回路及び出力回路等の周辺回路
をバイポーラ型のトランジスタを用いて構成される例え
ばＥＣＬ　（エミッタ・カップルド・ロジック）回路を
用いて構成するものであってもよい、このようにメモリ
アレイの構成及びその周辺回路の具体的回路構成は、種
々の実施形態を採ることができるものである。

この発明は、少なくともメモリセルやカラム選択回路が
ＭＯＳＦＥＴにより構成されるスタティック型ＲＡＭに
広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すわば、下記の通りである
。すなわち、データ線の負荷回路として、並列形態にさ
れたＰチャンネル席負荷ＭＯＳＦＥＴの一方を定常的に
オン状態にし、他方を書き込み動作のときにオフ状態に
さセ・ることによって、読み出し動作においては、比較
的大きなコンダクタンスを持つＰチャンネル型のＭＯＳ
ＦＥＴからなる負荷回路を介して相補データ線に電源電
圧Ｖｃｃに近いバイアス電圧を与えることにより記ｔ＠
ＭＯＳＦＥＴのゲート・容量に蓄えられる情報電荷量を
多くして耐α線強度の向上を図ること、及び書き込み動
作におていは、選択される相補データ線に大きな信号振
幅の書き込み信号を高速に伝えることにより動作の高速
化が図られること、並びに短い時間内でライトリカバリ
動作を行わせることができるから、次のザイクルでの読
み出し動作を高速に行うことができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＸＡＤＢ・・Ｘアドレス
バッファ、ＹＡＤＢ・・Ｙアドレスバッファ、ＸＤＣＲ
・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアドレスデコ
ーダ、ＭＣ・・メモリセル、ＷＡ・・書込み回路、ＲＡ
・・読み出し回路、ＴＣ・・タイミングＩＩ制御回路 ！へ一＼

Claims (1)

1. 【特許請求の範囲】 １、スタティック型メモリセルの一対の入出力ノードが
   結合された一対の相補データ線に、定常的にオン状態に
   される第１のＰチャンネル型負荷ＭＯＳＦＥＴと、書き
   込み動作の時にオフ状態にされる第２のＰチャンネル型
   負荷ＭＯＳＦＥＴとがそれぞれ並列形態に接続されてな
   る負荷回路と、データ線選択信号を受けて、上記相補デ
   ータ線を共通データ線に接続するＮチャンネルＭＯＳＦ
   ＥＴとＰチャンネルＭＯＳＦＥＴとの並列形態からなる
   カラムスイッチ回路と、上記共通データ線と電源電圧端
   子との間にそれぞれ設けられ、書き込み動作のときにオ
   フ状態にされるプルアップＭＯＳＦＥＴとを含むことを
   特徴とするスタティック型ＲＡＭ。 ２、上記第１のＰチャンネル型負荷ＭＯＳＦＥＴは、そ
   のコンダクタンスが小さく設定され、上記第２のＰチャ
   ンネル型負荷ＭＯＳＦＥＴは、そのコンダクタンスが比
   較的大きく設定されるとともに、内部書き込み信号が供
   給されることによって、書き込み動作のときにオフ状態
   にされるものであることを特徴とする特許請求の範囲第
   １項記載のスタティック型ＲＡＭ。 ３、上記スタティック型メモリセルは、そのゲートとド
   レインが交差接続されたＮチャンネル型の記憶用ＭＯＳ
   ＦＥＴと、各記憶用ＭＯＳＦＥＴのドレインと電源電圧
   端子との間に設けられたポリシリコン層からなる高抵抗
   と、上記記憶用ＭＯＳＦＥＴの共通接続されたドレイン
   、ゲートと相補データ線との間に設けられ、そのゲート
   がワード線に結合されたＮチャンネル型の伝送ゲートＭ
   ＯＳＦＥＴからなるものであることを特徴とする特許請
   求の範囲第１又は第２項記載のスタティック型ＲＡＭ。