JPH01311497A

JPH01311497A - 半導体記憶装置

Info

Publication number: JPH01311497A
Application number: JP63139271A
Authority: JP
Inventors: Makoto Suzuki; 誠鈴木; Masaru Tachibana; 大橘
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-06-08
Filing date: 1988-06-08
Publication date: 1989-12-15
Anticipated expiration: 2013-01-14
Also published as: JP2695840B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体記憶装置に係り、特に、ＭＯＳスタテ
ィックＲＡＭあるいはバイポーラ−ＣＭＯＳスタティッ
クＲＡＭの高速、低消費電力化に好適な半導体記憶装置
に関する。

〔従来の技術〕

従来、バイポーラ−ＣＭＯＳスタティックＲＡＭでは、
例えばアイ・ニス・ニス・シー・シー・ダイジェスト・
オブ・テクニカル・ペーパーズ第２１２頁から第２１３
頁１９８６年２月（ＩＳＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔ
ｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、　ｐ、　２１２−２
１３；Ｆｅｂ、　１９８５）において論じられているよ
うに。

メモリセル内の記憶情報の読み出しは、メモリセルの記
憶情報に応じた読み出し電流をデータ線を通して負荷素
子に流し、これにより上記読み出し電流をデータ線対上
の差動電圧情報に変換し、バイポーラの差動センス回路
で上記差動電圧を検出することにより行なっている。ま
た、ＭＯＳスタティックＲＡＭにおいてもメモリセル内
の読憶情報の読み出し方法は上記と同様である０例えば
同上文献の第２０４頁から第２０５頁における”Ａ３０
ｎ　　ｓ　　　２５６Ｋ　　　Ｆｕ　　１　１　　　Ｃ
ＭＯ８ＳＲＡＭ”と題する論文において論じられている
ように、メモリセルの記憶情報に応じた読み出し電流を
データ線を通して負荷素子に流しデータ線゛対上の差動
電圧に変換し、これをＭＯＳＦＥＴより成る差動センス
回路により検出することにより、記憶情報の読み出しを
行なっている。上記２つの従来例では差動センス回路の
回路形式が異なっているだけである。

〔発明が解決しようとする課題〕

上記従来技術では、上記のようにメモリセルの読み出し
電流を一度、電圧に変換してから差動センス回路でセン
スしているために、十分な速度性能を達成することがで
きなかった。また、近年開発が盛んであるキャッシュメ
モリ等のシステ１１ＬＳＩの中でのスタティックＲＡＭ
を考えると、データ長が例えば３２ビツトと長く、この
場合には同時に動作する上記差動センス回路はデータ長
分必要であり消費電力が大きくなるという問題があった
。

本発明の第一の目的は、上記従技術の問題を解決する、
スタティックＲＡＭの高速、かつ低消費電力のデータ読
み出し回路を提供することにある。

また上記従来技術では、上記のようにデータ線対上に生
じた差動電圧を差動型のセンス回路により検出している
ために、書き込み動作直後に書き込み情報と逆の情報を
読み出す場合には、データ線対が書き込み動作の高電位
差状態から読み出し動作の低電位差状態に回復し、さら
に上記従情報のためにデータ線対の電位が逆転するまで
情報を読み出すことができなかった。そのため、従来技
術においては、読み出し動作が連続した場合の読み出し
時間の高速化に伴い、書き込み動作直後の読み出し時間
がこれよりも遅れた場合には、メモリの実質上の読み出
し時間が書き込み動作直後の読み出し時間により規定さ
れてしまい、十分な速度性能を達成できないという問題
があった。

本発明の第２の目的は、上記従来技術の問題を解決する
、スタティックＲＡＭの高速なデータ読み出し回路を提
供することにある。

〔課題を解決するための手段〕

上記第一の目的は、メモリセルの読み出し電流を一度電
圧に変換してから差動センス回路によりセンスするので
はなく、上記読み出し電流を一度電圧に変換することな
く直接電流でセンスすることにより、達成される。より
詳細には、本発明になる半導体記憶装置では、メモリセ
ルの読み出し電流を、データ線と共通データ線との間に
挿入した選択回路を介してデータ線から共通データ線に
流し、共通データに接続されたインピーダンス素子から
成る負荷回路に流す。これにより、メモリセルの記憶情
報に対応する上記読み出し電流は、上記負荷回路により
電圧情報となりセンスされ、上記第一の目的は達成され
る。

さらに上記第２の目的は、メモリセルへのデータの書き
込み時及び書き込み後、上記書き込み動作で高レベルを
書き込むデータ線のみで差動電圧情報によらずデータの
読み出しを行なうことにより、達成される。より詳細に
は、本発明になる半導体記憶装置は、書き込み時及び書
き込み後、上記書き込み動作で高レベルを書き込むデー
タ線を選択する回路、上記データ線に読み出されたメモ
リセルの情報をセンスする回路を含み構成される。

〔作用〕

上記、データ線と共通データとの間に挿入した第１の目
的のための選択回路はマルチプレクス回路として働き、
メモリセルアレイ内のあるワード線を選択した時に複数
のデータ線対に流れるメモリセル読み出し電流のうち必
要な一対を共通データ線に流す、共通データ線に接続さ
れたインピーダンス素子から成る負荷回路はセンス回路
として働き、上記の選択回路によりマルチプレクサされ
た読み出し電流を電圧信号に変換する。以上により、メ
モリセルの記憶情報に対応する読み出し電流を一度電圧
信号に変換することなくマルチプレクサ及びセンスする
ことができるため、高速にメモリセル内の情報を読み出
すことが可能となる。

また、上記動作に必要な電流はメモリセルの読み出し電
流だけであり、従来技術のような差動アンプの電流を必
要としないため低消費電力化を図ることができる。

また、書き込み動作時に高レベルを書き込むデータ線の
電位レベルは読み出し状態の電位レベルに等しく、従っ
て上記データ線は書き込み動作により影響を受けない。

従って、上記第２の目的を達成するための選択回路によ
り上記高レベル側のデータ線を選択し、読み出されたメ
モリセルの情報を上記センス回路によりセンスすること
により。

書き込み動作に影響されずデータを高速に読み出すこと
ができる。

〔実施例〕

以下、本発明を実施例により詳細に説明する。

第１回は本発明の第１の実施例を示す回路図、第２は本
願発明者等によって出願前に検討された回路の一例を示
す回路図である。まず始めに第２図により出願前検討回
路の構成及び動作を説明し、次に第１図により本発明の
詳細な説明する。

第２図において、Ｎ型ＭＯ５ＦＥＴ　（以下ＮＭＯ８と
略記する）Ｍｌ〜Ｍ４及び抵抗Ｒ１，Ｒ２で構成される
メモリセル１に記憶されている情報の読み出し動作によ
り、第２図の出願前検討回路の読み　−出し動作を説明
する。

まず始めに、読み出し動作が連続する場合の読み出し動
作を説明する。今、例えば、ＮＭＯＳ　。

Ｍ２がオン、Ｍ４がオフし、情報を記憶している状態を
考える。アドレス情報に対し１図示していない行デコー
ダ回路が動作し、ワード線Ｗ　Ｉ　ＨＷ　ｎ　ｗ・・・
の中からワード線Ｗ１が高レベル（以下Ｈレベルと記す
）に選択され、さらに、列デコーダ回路の働きにより、
ＮＭＯ５，Ｍ９．ＭＩＯからなるトランスファゲート７
の入力ＹｌがＨレベルとなりデータ線対Ｄ１，５τｌ　
Ｄｎｊ　Ｄｎ・・・の中がらＤｚ。

Ｄｌが選択されると、メモリセル１及び同一構成のメモ
リセル２，３．４・・・が構成するメモリセルアレイの
中から、上記ワード線とデータ線対の交点に位置するメ
モリセル１の情報が読み出される。

読み出し動作を詳細に説明すると、ワード線ＷｌがＨレ
ベルとなるとＮＭＯ８，Ｍｌ、Ｍ３がオンし、情報を記
憶しているＮＭＯ８，Ｍ２．Ｍ４がそれぞれオン、オフ
であるので、ＮＭＯ８，Ｍ５゜−Ｍ６で構成されるデー
タ線負荷回路５に対し、Ｍ５側にだけＭｌ、Ｍ２を通し
、読み出し電流ｉが流れる。負荷回路の等価抵抗をＲと
すると、従って、データ線り工には石τよりもΔＶ＝ｉ
Ｒ低い差動電圧が現われ、トランスファゲート７を通し
て共通データ線ＣＤ　ｉ　ｅ　Ｃ〒Ｔに上記差動電圧が
伝達される。トランスファゲート７及びＮＭＯ８゜Ｍｌ
ｌ、Ｍｌ２から成るトランスファゲート８はマルチプレ
クサとして働き、そのゲート入力電圧Ｙ１．Ｙｒｌ、・
・・のうち１本をＨレベル、残り全てを低レベル（以下
Ｌレベルと記す）とすることにより、データ線対群の中
から１対の差動電圧を共通データ線対ＣＤ　１．万Ｄｚ
に伝達する。データ線対り、、Ｄ、にもメモリセル３の
記憶情報により、ＮＭＯ８，Ｍ７．Ｍ８で構成されるデ
ータ線負荷回路６の働きにより差動電圧が現われるが、
共通データ線対ＣＤ　１１万耶了には伝達されない。

バイポーラトランジスタＱｌ、Ｑ２及び電流源Ｉｚで構
成され差動回路９は、上記コモンデータ線対の差動電圧
を検出（センス）し、差動電圧に応じ電流源１１の電流
をコレクタ線ＣＣ９ετに流す０例えば共通データ線Ｃ
Ｄ　ｔの電位がで吊子に対し３０　ｍ　Ｖ低い電位であ
るとすると、コレクタ線ＣＣにはＣＣに対し約５倍の電
流、すなわち電流源エエの電流のうち約１７％がＣＣに
流れ、残り約８３％がＣＣに流れる。

バイポーラトランジスタＱ３．Ｑ４、抵抗Ｒ３゜Ｒ４，
電流源Ｉ２．Ｉ３から成る回路は、コレクタ線の負荷回
路である。バイポーラトランジスタＱ３．Ｑ４及び電流
源Ｉ２．Ｉ３は入力インピーダンスと出力インピーダン
スの変換を行なうためのものであり、コレクタ線ｃｃ、
ｃｃの振幅を小さく抑えて出力バスＯＢ、ＯＢに大きな
差動電圧を得ることができ、高速に動作させることが可
能となる。

以上のように出願前検討回路では、メモリセルの読み出
し電流ｉをデータ線負荷回路５，６の動作によりデータ
線対上の差動電圧に一度変換し、トランスファゲートに
よりこれをマルチプレクスして共通データ線に伝達し、
これを差動回路９で検出し再びコレクタ線ｃｃ、ｃｃ上
の差動電流に変換し、コレクタ線負荷回路で差Ｓ＠圧に
変換し、かつ、増幅している。これにより、読み出し動
作が連続する場合の読み出し動作においては、データ線
の振幅を数十ｍＶから数百ｍＶと小さく設定し、微小電
圧を高速にセンスできる差動センス回路を用いることに
より高速にデータを読み出すことができる。

次に、書き込み動作直後にデータを読み出す場合の読み
出し動作を説明する。今、第２図において、ワード線Ｗ
ｎ及びデータ線対Ｄｉ、Ｄｌをトランスファゲート７に
より選択し、ＮＭＯ３，Ｍ２Ｓ。

Ｍ２Ｓより成る書き込みドライバ回路２７により、メモ
リセル２にデータ線Ｄｒ側がＬレベルとなるような情報
を書き込み、その後、ワード線Ｗｎを非選択、Ｗｌを選
択しデータ線ＤＩ側がＬレベルとなる上記メモリセル２
に−Ｈｔ！：；キ込んだ情報と逆の情報をメモリセル１
から読み出す場合を考える。

まず上記情報をメモリセル２に書き込むためには、書き
込みドライバ回路１１のＮＭＯＳ　、　Ｍ２Ｓ。

Ｍ２Ｓのゲート端子にそれぞれＬレベル、Ｈレベルの書
き込みデータＷＤｚ、ＷＤｚを入力し、ＮＭＯ８。

Ｍ４５　、Ｍ４６をそれぞれオフ、オンとする。これに
より共通データ線て不可及びデータ線対上は接地電位に
近いＬレベルに引き下げられ、メモリセル２にＤｉ側が
Ｌレベルとなるような情報が書き込まれる。共通データ
線ＣＤＩ及びデータＲＱ　Ｄ　ｔは上記書き込みにより
Ｈレベルとなり、その電位は読み出し状態のＨレベルと
同じ電位である。

次に書き込み動作が終了すると、書き込みデータＷ　Ｄ
　ｘ　、　Ｗ　Ｄ　ｚは両方ともＬレベルとなり、ＮＭ
Ｏ５。

Ｍ２Ｓ、Ｍ２Ｓは両方ともオフし、Ｌレベルに下がって
いたデータ線Ｄｌの電位はデータ線負荷回路５の働きに
より読み出し状態のＬレベルに向かって、書き込み状態
のＬレベルから回復し始める。

この回復動作の途中にメモリセル１から上記書き込みデ
ータと逆の情報を読み出すと、上記回復動作が完了し、
さらに従情報のためにデータ線対り工、Ｄ工の電位が逆
転するまでメモリセル１の情報を読み出すことができな
い、このため、上記の場合には、書き込み動作直後の読
み出し時間が、読み出し動作が連続した場合の読み出し
時間より大きくなり、メモリの実質上の読み出し時間が
書き込み動作直後の読み出し時間により規定され。

大きくなってしまう０以上のように出願前検討回路では
、差動センス回路によりメモリセルの情報を検出してい
るために、書き込み動作直後の読み出し時間を高速にす
るためには、書き込み状態から読み出し状態へのデータ
線の回復を高速にする必要がある。

次に第１図の実施例により、出願前検討回路と対比して
、本発明の回路の構成及び動作を説明する。第１図の回
路において、メモリセル１，２゜３．４．ワード線Ｗ、
、Ｗｎ、データ線Ｄ１ｔ　ＤｌｌＤｎ、Ｄ、及び負荷回
路１０は第２図の従来例の回路と同様な動作をするので
詳細な説明は省略する。

第１図において、Ｐ型ＭＡＳＦＥＴ　（以下ＰＭＯ８と
略記する）、Ｍ１７．Ｍ２ＳあるいはＭ２Ｏ。

Ｍ２Ｏで構成される回路はトランスファゲートであり、
第２図の出願前検討回路のトランスファゲート７．８と
類似の機能を果たす。すなわち、デコーダ出力信号Ｙｌ
あるいはＹ、がＬレベルで選択され、かつ、書き込み信
号ＷＥがＬレベルで読み出し状態の時にのみ上記ＰＭＯ
８，Ｍ１７．Ｍ１８あるいはＭ２Ｏ，Ｍ２Ｏがオンし、
データ線Ｄｔ。

訂あるいはＤｎ、Ｄ、に現われた情報を共通データ＃＆
ＣＤ　ａ　、　ＣＤ　ａに伝達する。ここで、第２図の
出願前検討回路ではメモリセルの読み出し電流ｉをデー
タ線負荷回路に流し生じた差動電圧を共通データ線に伝
達するのに対し、本発明になる第１図の回路では、メモ
リセルの読み出し電流ｉ自体を伝達する。本発明になる
読み出し回路では、上記の如くデータ線負荷回路で電流
を電圧に変換する必要がなく、高速にメモリセル内の情
報を読み出すことができる。

ＰＭＯ３，Ｍ２１．Ｍ２２あるいはＭ２Ｓ。

Ｍ２４はデータ線負荷回路であり、データ線対（列）が
非選択の時及び書き込みの時にオンし、データ線の電位
をプルアップするよう働く。上記ＰＭＯ５Ｍ２１〜Ｍ２
４１７）ソーＸ電位を共通データ線負荷回路１０のバイ
ポーラトランジスタＱ３゜Ｑ４のベースバイアス電圧Ｖ
Ｂよりダイオード１５．１６によりその順方向バイアス
電圧ＶａＥだけ低くしているのは、データ線対（列）が
非選択から選択に切り換わった際に、データ線レベルが
大幅に変わり読み出し時間に遅延を生じないようにする
ためである。ＰＭＯ５，Ｍ２１〜Ｍ２４及びダイオード
１５．１６の代わりにバイポーラトランジスタを用い、
書き込み時に上記バイポーラトランジスタのベース電位
を低くし、読み出し時に上記ベース電位をＶｃｃとする
構成としてももちろん構わない。上記ＰＭＯ８Ｍ２１〜
Ｍ２４のソース電位を電源電圧Ｖｃｃとしても読み出し
回路としては正常に動作するので、上記遅延時間が問題
とならない時間であれば、レイアウトの容易性からダイ
オード１５．１６をとり、上記ソース電位をＶｃｃとし
てももちろん構わない、インバータ回路１３，１４は、
上記ＰＭＯ８，Ｍ２１〜Ｍ２４の上記回路動作のために
、ＰＭＯ８，Ｍ１７〜Ｍ２０のゲート電圧と逆相の信号
をＭ２１〜Ｍ２４のゲート端子に印加するためのもので
ある。

上記ＰＭＯ８，Ｍ１７〜Ｍ２４の上記動作により、読み
出し時には、選択されたメモリセルの読み出し電流ｉは
マルチプレクスされ共通データ線ＣＤ　ｓ　、　ＣＤ　
ａに流れる。回路１０は、第２図の出願前検出回路では
コレクタ線の負荷回路として働くのに対し、第１図の本
発明の回路では共通データ線の負荷回路として同様な動
作をし、出力バスＯＢ、ＯＢに高速に差動センス電圧信
号を出力する。第２図の出願前検討回路では、差動回路
９のコレクタ電流を差動電圧に変換するのに対し、第１
図の本発明になる回路ではメモリセルの読み出し電流を
直接、差動電圧に変換する。電圧源Ｉ２゜工３は、共通
データ線ＣＤ　ａ　、　ＣＤ　ａに流れるメモリセルの
読み出し電流（ｉ又は零）に一定のバイアス電流を付加
し、読み出し情報が０″か１′″かにより負荷回路１０
に入力される電流差を少なくし、共通データ線の電位変
化を小さくすることにより、読み出し動作を高速にする
ためのものである。消費電力を小さくする観点からは、
上記電流源Ｉ２．Ｉ３はなくても構わない、バイポーラ
トランジスタＱ３．Ｑ４のベースバイアス電圧ＶＢは、
上記バイポーラトランジスタが飽和し動作速度が低下し
ない電位であればよく、ＶＢを低くするとデータ線の電
位レベルが低くなるので。

第１図の実施例の高抵抗負荷型のＸメモリセル１の場合
には、メモリセルの耐α線強度に影響を与えない程度に
扁く設定することが望ましい。

ＮＭＯ８，Ｍ１３．Ｍ１４あるいはＭ２Ｓ。

Ｍ１６から成るトランスファゲート回路１１゜１２は、
書きみ込み用のトランスファゲートであり、共通データ
線ＣＤｚ、ＣＤｚの一方をＬレベル、他方をＨレベルと
し、上記トランスファゲートを列選択信号ＹＬあるいは
Ｙｎによりオンとすることにより、行選択信号Ｗｚ、Ｗ
−及び列選択信号Ｙ工。

Ｙｎで選択されたメモリセルに情報を書き込む。

第１図の実施例では列選択信号Ｙｚ、Ｙｎをトランスフ
アゲート１１．１２に入力しているが、書き込み信号と
列選択信号の論理をとった信号を入力し、書き込みの時
にのみ上記トランスファーゲートをオンとする構成とし
てももちろん構わない。

以上、本実施例によれば、メモリセルの読み出し電流を
一度電圧に変換してから差動回路によりセンスするので
はなく、上記メモリセルの読み出し電流を直接マルチプ
レクスしセンスすることが可能となり、低消費電力で高
速にメモリセル内の記憶情報を読み出すことができる効
果がある。実験によれば、第２図の出願前検討回路の差
動回路９の電流源工１を必要としないため、従来例に比
べ消費電力を約１／２〜１１５に低減できる効果があっ
た。

第３図は本発明の他の実施例を示す回路図であり、上記
第１図の実施例の回路をＭＯＳＦＥＴだけで構成し１本
発明をＭＯＳスタティックＲＡＭに適用した実施例を示
す回路図である６本発明はメモリセルの読み出し電流に
より、メモリセル内の記憶情報を読み出すタイプのメモ
リ装置に適用が可能である。第３図の回路において、Ｍ
ＯＳＦＥＴＭ２５〜Ｍ３０で構成される完全６ＭＯ８型
のメモリセル１７−２０．ワード線Ｗｘ＋Ｗｎ＋データ
ＭＯ３ＦＩＥＴＭ　１７〜Ｍ２０．書き込み用トランス
ファゲート１１．１２及び共通データ線負荷回路２１は
、第１図の実施例の回路と同様な動作をするので詳細な
説明は省略する。

第３図に実施例においても、第１図は実施例と同様に、
メモリセル１７内のＮＭＯＳ　Ｍ　２６及びＰＭＯ８Ｍ
３０がオン、ＮＭＯ８２７及びＰＭＯ３２９がオフであ
ると行選択信号によりワード線Ｗ＋がＨレベルとなると
、メモリセル読み出し電流ｉがデータ線ＤＩを流れ、読
み出し用トランスファＭＯＳＦＥＴＭ　１７〜Ｍ２０の
動作によりマルチブレクスされ、共通データ線対ＣＤ　
ａ　、　ＣＤ　ｓのうちＣＤａの方に流れる。共通デー
タ線負荷回路２１は、上記共通データ線対に流れる読み
出し電流を差動電圧に変換し、出力バス０１３．ＯＢに
センス信号を出力する。上記共通データ線負荷回路２１
では、第１図の回路のバイポーラトランジスタＱ３．Ｑ
４の代わりにＮＭＯＳ、Ｍ２Ｓ、Ｍ２Ｓ、抵抗Ｒ３゜Ｒ
４の代わりにＰＭＯ８，Ｍ３７．Ｍ２Ｓによりデータ線
負荷回路を構成している。ＰＭＯ３゜Ｍ３７．Ｍ２Ｓの
部分は抵抗性の素子であればよく、もちろん抵抗素子で
もよい、電流源Ｉ２゜Ｉ３は第１図の実施例と同じ働き
をし、あってもなくても良い、ＮＭＯ８，Ｍ２Ｓ、Ｍ２
Ｓは第１図の実施例のバイポーラトランジスタＱ３．Ｑ
４の代わりをするもであり、出力バスＯＢ、ＯＢに大き
な差動電圧を得ながら、かつ、共通データ線の電圧振幅
を小さくし高速に動作させるためには、そのゲート幅Ｗ
を長いものとし、コンダクタンスを大きく設定する必要
がある。ＮＭＯ８，Ｍ２Ｓ。

Ｍ２Ｓのゲートバイアス電圧Ｖａは、例えば電源電圧Ｖ
ｃｃを印加することにより、データ線の電位レベルはＮ
ＭＯ３の闘電圧ＶＴＩ（だけ低いＶｃｃ−ＶＴＨとなる
。出力バスＯＢ、■に上記Ｖｒ＋＋より大きな出力信号
を得るためには、上記ＶａをＶｃｃより低い電位に設定
する必要がある。

ＮＭＯ８，Ｍ３１〜Ｍ３４は、データ線負荷回路であり
、第１図の実施例のＰＭＯ８，Ｍ２１〜Ｍ２４と同じ働
きをし、データ線対（列）が非選択の時及び書き込み時
にオンし、データ線の電位をプルアップするよう働く。

第１図のＰＭＯ８負荷に対し、第３図の実施例でＮＭＯ
３負荷としたのは、第１図の実施例と同様にデータ線対
（列）の選択時と非選択的のレベル差を小さくするため
のものであり、ゲート入力電圧のＨレベルを上記Ｖａと
することにより、データ線の電位レベルは選択時、非選
択時ともほぼＶａ　−ＶＴＲとなる。

ＶａがＶｃｃと異なる電位である場合には、第１図のデ
ータ線負荷回路と同様な構成とし、ダイオード１５．１
６の代わりに、ドレイン、ゲートをＶＢ、’／−スをＰ
ＭＯ８Ｍ２１〜Ｍ２４（７）”／−スに接続したＮＭＯ
８とする構成としてもよい。

第３図の実施例の回路では、４つのＮＭＯＳ　。

Ｍ２５〜Ｍ２８及び２つのＰＭＯ５Ｍ２９．Ｍ２Ｏで構
成された完全ＣＭ　ＯＳ型のメモリセルを用いた場合の
実施例を示したが、もちろん第１図の実施例の高抵抗負
荷型のメモリセル１〜４を用いてもよいことは言うまで
もない。逆に第１図の実施例の回路で完全０ＭＯ８型の
メモリセルを用いてももちろん構わない。完全０ＭＯ８
型のメモリセルの場合には、高抵抗負荷型のメモリセル
に比して占有面積が大きい不利点があるが、データ線電
位を低く設定してもメモリセルの耐α線強度が低下しに
くい利点がある。

以上、本実施例によればＭＯＳスタティックＲＡＭにお
いても、メモリセルの読み出し電流を一度電圧に変換し
てから差動回路によりセンスするのではなく、上記メモ
リセルの読み出し電流を直接マルチプレクスしセンスす
ることが可能となり、低消費電力で高速にメモリセル内
の記憶情報を読み出すことができる効果がある。

第４図は本発明の他のもう一つの実施例を示す回路図で
あり、第１図あるいは第３図の実施例の読み出し用トラ
ンスファＭＯＳＦＥＴ及びデータ線負荷回路の他の実施
例を示したものである。ＰＭＯ８゜Ｍｌ７．Ｍｌ８はデ
ータ線対ＤＩ、石τと共通データ線対ＣＤ　ｓ、　ＣＤ
　ｓとの間に挿入された読み出し用トランスファＭＯ８
ＦＥＴであり、第１図あるいは第３図の実施例と同様に
列が選択され（ＹｚがＬレベル）、読み出し状態（ＷＥ
がＬレベル）の時にメモリセルの読み出し電流を共通デ
ータ線に流す。ＰＭＯ８，Ｍ３９．Ｍ２Ｏはデータ線負
荷回路であり、第１図あるいは第３図の実施例のデータ
線負荷回路と同様な働きをする。第４図の実施例の回路
では、第１図あるいは第３図の実施例の回路と異なり、
データ線負荷回路のＭＯ５Ｉ７Ｅ’ｒ。

Ｍ３９．Ｍ２Ｏのゲート端子に制御信号ではなく一定電
圧（接地電位）を与えている点が異なる。

第４図の実施例の回路ではＰＭＯ８，Ｍ３９゜Ｍ２Ｏの
ソースバイアス電圧Ｖｓを読み出し時のデータ線の電位
レベルより低い電位に設定することにより、データの読
み出し時には、第１図あるいは第３図の実施例の電流源
Ｉ２．Ｉ３の働きをさせることができ、また、非選択的
及びデータの書き込み時にはデータ線の負荷回路として
動作する。従って、第４図の実施例の回路により、回路
を簡単化できる効果がある。

第５図は本発明の他のもう一つの実施例を示す回路図で
あり、第１図あるいは第３図の実施例の読み出し用トラ
ンスファＭＯ５ＦＥＴ及びデータ線負荷回路の他のもう
一つの実施例を示したものである。

バイポーラトランジスタＱ５．Ｑ６はデータ線対Ｄｒ、
Ｄｔと共通データ線対ＣＤａ、ＣＤａとの間に挿入され
、第１図あるいは第３図の実施例のトランスファＭＯＳ
ＦＥＴ、　Ｍｌ　７．　Ｍｌ　８の働きをするものであ
り、列が選択され（ＹｚがＨレベル）、かつ、読み出し
状態（ＷＥがＨレベル）の時にメモリセルの読み出し電
流を共通データ線に流す。

ＰＭＯ８，Ｍ３９．Ｍ２Ｏはデータ線負荷回路であり、
第４図の実施例と同様に、そのソースバイアス電圧Ｖｓ
を読み出し時のデータ線の電位レベルより低い電位に設
定することにより、データの読み出し時には、第１図あ
るいは第３図の実施例の電流源Ｉ２．Ｉ３の働きをさせ
ることができ。

また、非選択時及びデータの書き込み時にはデータ線の
負荷回路として動作する。第５図の実施例の回路では、
バイポーラトランジスタＱ５．Ｑ６によりトランファゲ
ートを構成することにより、バイポーラトランジスタの
方がＭＯＳＦＥＴよりコンダクタンスが大きいため、読
み出し時のデータ線の電圧振幅を小さくすることができ
、高速にデータを読み出すことができる効果がある。ま
た、書き込み状態から回復しデータを読み出す場合にも
、バイポーラトランジスタＱ５あるいはＱ６によりデー
タ線をプルアップするため、高速に書き込み状態から読
み出し状態にデータ線を回復できる効果がある。

第６図は本発明の他のもう一つの実施例を示す回路図で
あり、連想メモリ等に用いられる、読み出しデータと人
力データとの比較検索機能を付加した本発明の一実施例
の回路を示したものである。

第６図において、メモリセル１７〜２０は第１図の実施
例の高抵抗負荷型のメモリセル、あるいは第３図の実施
例の完全ＣＭＯ３型のメモリセルのどちらでもよい。第
６図の回路において、メモリセル１７〜２０．ワード線
Ｗ　ｌ””Ｗｎ＋データ線Ｄ　Ｉ　、百１＋　ｏｎｌ　
ｏｎｌ共通データ線ＣＤｚ、　ＣＤｚ＊ＣＤ番、読み出
し用トランスファＭＯ５ＦＥＴ、　Ｍ　１７〜Ｍ２０．
書き込み用トランスファゲート１１゜１２及び共通デー
タ線負荷回路２６は、第１図の実施例の回路と同様な動
作をするので詳細な説明は省略する。

第６図の回路においてＮＭＯ８，Ｍ４１〜Ｍ４４は、非
選択時及びデータの書き込み時にデータ線の負荷回路と
して働く、上記動作をさせるためには、ＮＭＯ５，Ｍ４
１〜Ｍ４４のゲート電位からその闘電圧Ｖ丁Ｈ引いた電
位が、読み出し時のデータ線の電位レベルよりも低い電
位である必要がある。第６図の実施例の回路では、ＮＭ
Ｏ８Ｍ４１〜Ｍ４４のＶＴＲがバイポーラトランジスタ
Ｑ３のベース・エミッタ間バイアス電圧ＶＢＥよりも大
きいため、Ｍ４１〜Ｍ４４のゲートバイアス電圧をＶａ
とし、第６図のような回路構成としている。

もちろん、データ線負荷回路としては第１図、第４図〜
第５図の実施例のデータ線負荷回路のうちど才しを用い
ても構わない。

ＰＭＯ３，Ｍ１７〜Ｍ２０は第１図あるいは第３図の実
施例の回路と同様に、メモリセルの読み出し電流を共通
データ線に流すトランスファＭＯＳＦＥＴとして動作す
る。しかし、第１図あるいは第３図の実施例の回路では
、そのゲート端子に列選択信号Ｎ了ＩＹ１１と書き込み
制御信号ＷＥとの和信号を入力することにより、読み出
し用のマルチプレクサとして動作するが、第６図の実施
例の回路では、同図に示すように、列選択信号と書き込
み制御信号との積信号Ｙ１・ＷＥあるいはＹ。・ＷＥと
被比較信号Ｄ　ｉ　、　−Ｄ　ｉとを２人力ＮＡＮＤゲ
ート２２〜２５に入力し、その出力信号をトランスファ
ＭＯＳＦＥＴ、　Ｍ　１７〜Ｍ２０のゲート端子に人力
することにより、共通データ線ＣＤ　４に被比較信号と
メモリセル内の記憶情報が一致か不一致かの信号を、メ
モリセルの読み出し電流の形で得ることができる。

今、メモリセル１７が選択され、メモリセルの読み出し
電流ｉがデータ線Ｄ１に流れ、この情報が“０″である
とする。Ｄｉに比較検索データ１１０　＃ｌを入力しＤ
ｉがＬレベル、ＤｉがＨレベル。

読み出し選択信号がＨレベルであるとすると、２人力Ｎ
ＡＮＤゲート２２．２３の出力は、それぞれＨレベル、
Ｌレベルとなり、ＰＭＯ８，Ｍ１７゜Ｍ２Ｓはそれぞれ
オフ、オンであり、メモリセル読み出し電流ｉは共通デ
ータ線ＣＤ４に流れず、共通データ線負荷回路２６の出
力、出力バスＯＢはＨレベルとなり一致信号″１′″が
得られる。逆に、Ｄｉに比較検索データ１１１　Ｆ＋を
入力すると、同様にして、２人力ＮＡＮＤゲート２２．
２３の出力はそれぞれＬレベル、Ｈレベルとなり、ＰＭ
Ｏ３。

Ｍ１７．Ｍ２Ｓはそれぞれオン、オフであり、メー　モ
リセルの読み出し電流ｉは共通データ線ＣＤ　Ｉに流れ
、共通データ線負荷回路叩６の出力、出力バスＯＢはＬ
レベルとなり不一致信号ＩＩ　Ｏ＋＋が得られる。メモ
リセル内の記憶情報が逆の場合も同様であり、２人力Ｎ
ＡＮＤゲート２２．２３及びトランスファＭＯ３ＦＩＥ
Ｔ、　Ｍ　１７　、　Ｍ　１８　（７）働きニヨリ、比
較検索データとメモリセル内の情報が不一致のときにだ
け、メモリセル読み出し電流が共通データ線に流れ、不
一致信号レベルを出力バスＯＢに出力される。非選択の
列のＰＭＯ８，Ｍ１９゜Ｍ２Ｏのゲート電圧はＨレベル
となり、メモリセル電流は流れないことは言うまでもな
く、第６図の回路構成ではデータ比較機能とともに、マ
ルチプレクス機能を有することはｉｏうまでもない。ま
た、比較検索データ長が多ビットの場合には、同様にし
て１列選択信号Ｙ１．書き込み制御信号ＷＥ及び比較検
索データＤ　ｎ　、　Ｄ　＋＋を２人力ＮＡＮＤに人力
し、その出力をトランスファＭＯ８ＦＥＴのゲートに入
力し、そのソースを共通データ線ＣＤ４に接続すること
により、多ビットのデータ比較検索ができることはｉｏ
うまでもない。また第６図の実施例では、共通データ線
及び出力バスを対として差動信号を得る構成としていな
いが、トランスＤ　Ｍ　ＯＳをデータ線と共通データ線
の間にさらに一対設け、それぞれゲートに上記２人力Ｎ
ＡＮＤゲートの相補な信号を印加することにより、共通
データ線及び出力バスを対とし、差動信号を得る構成と
してももちろん構わない。

以上１本実施例によれば、連想メモリ等に用いられる読
み出しデータと入力データとの比較検索機能を簡単な回
路構成で実現することができ、かつ、第１図あるいは第
３図のデータの読み出しバスを変えることなく上記比較
検索機能を実現できるため、高速に読み出しデータと比
較検索データを比較できる効果がある。

次に第７図の実施例により、従来例と対比して、本発明
のもう一つの回路の構成及び動作を説明する。第７図の
回路において、メモリセル１，２゜３．４．ワード線Ｗ
　１　ｇ　Ｗ　ｎ　Ｈデータ線Ｄｌｌ　ＤｌｌＤ、、　
Ｄτ及び書き込みドライバ回路２７は第２図の従来例の
回路と同様な動作をするので詳細な説明は省略する。

第７図において、ＮＭＯ８，Ｍｌ３．Ｍｌ４あるいはＭ
ｌ５．Ｍｌ６で構成されるトランスファゲート回路１１
．１２は、第２図の従来例の回路トランスファゲート回
路７，８と類似の機能を果たす。第２図の従来例と異な
るのは、第２図のトランスファゲート回路７，８が読み
出し動作、書き込み動作両用のトランスファゲート回路
であるのに対し、第７図のトランスファゲート回路１１
゜１２は書き込み専用である。

第７図において、ＰＭＯ８Ｍ１７．Ｍｌ８あるいはＭｌ
９．Ｍ２Ｏで構成される回路が読み出し用のトランスフ
ァゲートであり、以下のように動作する。まず、読み出
し動作が連続する場合の読み出し動作の場合には、２人
力ＮＡＮＤゲート２２〜２５のＷ　Ｄ　ａ　、　Ｗ　Ｄ
　４の一方はＨレベル他方はＬレベルであり、列デコー
ダ出力信号Ｙ１あるいはＹｎがＨレベルで選択されると
、上記２人力ＮＡＮＤゲー１−のうち一つの出力だけが
Ｌレベルトナリ、ＰＭＯ３，Ｍｌ７〜Ｍ２０（７）うち
一つがオンとなり、以下のようにデータが読み出される
。

例えば、今、ＰＭＯ３，Ｍｌ　７がオンし、第２図の従
来例の説明と同じメモリセル１の情報を読み出すとする
と、メモリセルの読み出し電流ｉがデータ線、ＰＭＯ８
Ｍ１７を通って共通データ線ＣＤｓに流れ、第２図の負
荷回路１０の片側で構成される共通データ線ＣＤａの負
荷回路２６でセンスされ出力バスＯＢに読み出し情報が
得られる。

ＮＭＯ８，Ｍ４１〜Ｍ４４はデータ線負荷回路であり、
第６図の実施例の場合ど同様に、データ線が非選択の時
及び書き込み時にオンし、データ線の電位をプルアップ
するよう働く。

次に書き込み直後の読み出し動作の場合には、以下の動
作により上記書き込み動作でト■レベルを書き込んだ方
のデータ線からデータを読み出すよう第７図の実施例の
回路は動作する。今、第２図の従来例の説明と同様に、
書き込みドライバ２７により書き込みデータＷ　Ｄ　１
．　Ｗ　Ｄ　２をそれぞれＬレベルＩ（レベルとし、メ
モリセル２にデータ線Ｄ＋がＬレベル、Ｄｓ側が１■レ
ベルとなる情報を書き込み、その直後にメモリセル１の
上記と逆の情報を読み出す動作を考える。この場合には
、上記Ｉ］レベルを書き込んだデータ線Ｉ）１側により
メモリセル情報を読み出す。これは、２人力Ｎ　Ａ　Ｎ
　Ｄゲート２２〜２５の一方の入力ＷＤδ、ＷＤ４を書
き込みデータＷ　Ｄ　１　、　Ｗ　Ｄ　２に対応した信
号、すなわちＷＤａ、ＷＤ４がそれぞれＨレベル、Ｌレ
ベルとＷＤｚ、ＷＤｚと逆相の信号とすることにより行
なわれる。上記データ線対のどちら側かを選択する信号
Ｗ　Ｄ　ａ　、　Ｗ　Ｄ　４は上記のように書き込みデ
ータＷＤ１．ＷＤ２に対応した逆相の信号とするととも
に、Ｗ　Ｄ　Ｌ　、　Ｗ　Ｄ　ｚが読み出し時に両方と
もＬレベルになるのに対し、上記読み出し動作時のため
に一方がＨレベル、他方がＬレベルとなるようにする必
要がある。具体的には、例えば、Ｗ　Ｄ　１゜Ｗ　Ｄ　
ｚがＬレベル時のに書き込み動作を示す信号ＷＥと書き
込みデータＤ　ｔ　ｎの論理積信号ＷＥ・Ｄ　１ｎある
いはＷ　Ｅ　’　Ｄ　ｔｎであるのに対し、Ｗ　Ｄ　３
゜Ｗ　Ｄ　＆をＤ　Ｉ　Ｒ！　Ｄ　１　ｎ信号とするこ
とにより上記動作を行なう。そのようなＷ　Ｄ　ｓ〜Ｗ
　Ｄ　を発生回路の一実施例を第８図に示す。第８図の
回路では、インバータ回路２８．２９によりそれぞれＤ
Ｉｎ信号を反転、非反転した信号ＷＤ３．ＷＤ４を発生
し、２人力ＮＯＲ回路３０．３１により上記ＷＤ３．Ｗ
Ｄ４とＷＥ倍信号合成したＷＤＩ、ＷＤ２信号を発生し
ている。

以上のようにして、第７図の実施例の回路では。

書き込み動作の影響を受けない側のデータ線によりメモ
リセルの記憶情報を読み出している。共通データ線負荷
回路２６は、第２図の負荷回路１０で説明したように入
力インピーダンスと出力インピーダンスを変換する作用
があり、データ線及び共通データ線の振幅を抑えながら
出力バスＯＢに大きな振幅の読み出し信号を得ることが
でき、高速に動作することができる。第２図の従来形の
回路では、共通データ線ＣＤ　Ｉ　、万不可の微小電圧
をセンス回路９でセンスしているために、上記第７図の
実施例のように片側のデータ線信号だけで読み出しを行
なうためにはデータ線の振幅を大きくしなれればセンス
できず、十分な速度を達成できない。

第７図の実施例の回路では、上記のようにして出力バス
ＯＢにメモリセルの記憶情報が読み出されるが、データ
線のうちどちら側のデータ線が読み出されているかによ
り出力バスＯＢの情報を反転あるいは非反転し出力デー
タとする必要がある。

第９図に上記動作を行なう回路の一実施例を示す。

第９図の回路は、よく知られたバイポーラトランジスタ
Ｑ１３及び電流源工５で構成されるエミッタフォロワ回
路及びバイポーラトランジスタＱ７〜Ｑ１２．電流源Ｉ
４．抵抗Ｒ５，Ｒ６で構成される排他的論理和回路であ
る。上記エミッタフォロワ回路はレベルシフトのための
ものであり、バイポーラトランジスタＱ１３．Ｑｌｌの
入力信号ＯＢ及びＷＯ６によりＱ７のコレクタにはその
排他的論理和信号、○Ｂ■Ｗ　Ｄ　３が得られる。上記
人力信号Ｗ　Ｄ　５の働きは、Ｈレベルの時に出力バス
信号ＯＢを反転し、出力データ○Ｂ■ＷＤ６に出力し、
Ｌレベルの時に非反転のまま出力する。

従って上記ＷＤａに、どちら側のデータ線が読まれてい
るかに対応する信号、すなわち第１図のＷ　Ｄ　１ある
いはＷ　Ｄ　２に対応する信号を入力することにより、
上記目的は達成され、ＯＢ■Ｗ　Ｄ　３にはメモリセル
の読み出しデータを得ることができる。そのようなＷ　
Ｄ　ａ信号発生回路の一実施例を第１０図に示す、第７
の実施例のＷ　Ｄ　１〜Ｗ０４発生回路として第８図の
回路を用い、上記第９図の回路を排他的論理和回路を用
いたとすると、例えばＤ１１＝Ｈレベルの書き込みデー
タは、Ｗ　Ｄ　１＝Ｌレベル、Ｗ　Ｄ　ｚ　＝　Ｈレベ
ルであり１例えばデータ線Ｄｔ、ＤＩがそれぞれＨレベ
ル、Ｌレベルのデータとしてメモリセルに書き込まれる
。従って。

第７図の出力バスＯＢのデータは、データ線ＤＩ側によ
り読み出す場合には非反転、肩側により読み出した場合
には第９図の回路により反転し、出力データ信号ｏＢＱ
ｗｏａとする必要がある。

これには第１０図のように、例えばＤｉｎと同相のＷ　
Ｄ　ｓ信号をＰＭＯ３Ｍ４５．ＮＭＯ５Ｍ４６より成る
インバータ回路により反転しＷＯ２とすればよい。第１
０図のＰＭＯ３，Ｍ２Ｓ、ＮＭＯ８Ｍ４６のソースにそ
れぞれ印加する電位Ｖ１．Ｖ２（Ｖ　１　＞　Ｖ　２　
）は、第９図のバイポーラトランジスタＱｌｌのベース
に印加する電圧であり、バイポーラトランジスタＱｌｌ
で飽和動作しないよう設定するものである。第９図のバ
イポーラトランジスタＱ８．Ｑ１２のベースに印加する
電圧Ｖ　Ｒ１。

ＶＩ＋２は参照電圧であり、それぞれＯＢ倍信号峰５信
号の信号振幅内に設定する。

以上、本実施例によれば、メモリセルへのデータの書き
込み時及び書き込み後に、書き込みの影響を受けないデ
ータ線側からメモリセルに記憶されたデータを読み出す
ことが可能となり、データの書き込み直後にデータ線の
回復を待たずに高速にデータを読み出せる効果がある。

第１１図は本発明の他のもう一つの実施例を示す回路図
であり、上記第７図の実施例の回路をＭ　ＯＳ　Ｆ　［
’ｒだけで構成し、本発明をＭＯＳスタテツイクＲＡ、
Ｍに適用した実施例を示す回路図である。

第１１図の回路において、ＭＯ５ＦＥＴＭ　２５〜Ｍ３
０で構成される完全ＣＭＯ８型のメモリセル１７〜２０
、ワード線Ｗ　１　、　Ｗ　、、　、データ線Ｄｔ、Ｄ
ｚ。

Ｄ、、’Ｄ、、共通データ線ＣＤ　２＋で−’Ｄｘ、Ｃ
Ｄｓ読み出し用トランスファＭＯ３Ｆ＋’：ＴＭ　１７
〜Ｍ２０．２人力ＮＡＮＤゲート２２〜２５書き込み用
トランスファゲート１１．，１２及び共通データ線負荷
回路２１は、第３図あるいは第７図の実施例の回路と同
様な動作をするのでも、詳細な動作説明は省略する。

第１１図の実施例においても、第７図の実施例と同様に
、書き込みデータに対応するＷ　Ｄ　ａ　、　Ｗ　Ｄ　
４信号、２人力ＮＡＮＤゲート２２〜２５．トランスフ
ァＭＯＳＦＥＴＭ　１７〜Ｍ２０の働きにより、共通デ
ータ線ＣＤａにメモリセルの読み出し電流ｉにより片側
のデータ線上の情報が読み出される。共通データ線負荷
回路２１では、第７図の回路のバイポーラトランジスタ
Ｑ３の代わりにＮＭＯＳ　。

Ｍ２Ｓ、抵抗Ｒ３の代わりにＰＭＯ３，Ｍ３７によりデ
ータ線負荷回路を構成している。ＰＭＯ８Ｍ３７の部分
は抵抗性の素子であればよく、もちろん抵抗素子でもよ
い。電流源ｒ２は第７図の実施例と同じ働きをし、あっ
てもなくてもよい。

ＮＭＯ８Ｍ３５は第７図の実施例のバイポーラトランジ
スタＱ３の代わりをするものであり、出力バスＯＢに大
きな差動電圧を得ながら、かつ、共通データ線の電圧振
幅を小さくし高速に動作させるだめには、そのゲート幅
Ｗを長いものとし、コンダクタンスを大きく設定する必
要がある。ＮＭＯ３Ｍ３５のゲートバイアス電圧ＶＢは
、例えば電源電圧Ｖｃｃを印加することにより、データ
線の電位レベルはＮＭＯ８の間型圧ＶＴＨだけ低いＶｃ
ｃ−ＶＴＨとなる。出力バスＯＢ、］−に上記■ア□よ
り大きな出力信号を得るためには、上記Ｖａをｖｃｃよ
り低い電位に設定する必要がある。

ＮＭＯ３Ｍ３１〜Ｍ３４はデータ線負荷回路であり、第
３図の実施例のＮＭＯ３Ｍ３１〜Ｍ３４と同じ働きをし
、データ線が非選択の時及び書き込み時にオンし、デー
タ線の電位をプルアップするよう働く。ゲート入力電圧
のＨレベルを上記ＶＢとすることにより、データ線の電
位レベルは選択時、非選択時ともほぼＶａ　−ＶＴｌｌ
となる。

ＶＢがＶｃｃと異なる場合には、ＮＭＯ８の代わりにＰ
ＭＯ８としそのソースにゲートとドレインを接続したＮ
ＭＯ８によりＶ　ｃｃ　−Ｖ　ＴＨの電位を印加する構
成としてもよい。ただし、この場合にはＰＭＯ８のゲー
トには、インバータ等により２人力ＮＡＮＤ２２〜２５
の出力と逆相の信号を印加する必要がある。

第１１図の実施例の回路は、４つのＮＭＯ３゜Ｍ２５〜
Ｍ２８及び２つのＰＭＯ３Ｍ２９．Ｍ２Ｏで構成される
完全ＣＭＯ３型のメモリセルを用いた場合の実施例を示
したが、もちろん第７図の実施例の高抵抗負荷型のメモ
リセル１〜４を用いてもよいことはｉ゛うまでもない。

逆に第７図の実施例の回路で完全０ＭＯ８型のメモリセ
ルを用いてももちろん構わない。完全０ＭＯ８型のメモ
リセルの場合には、高抵抗負荷型のメモリセルに比して
占有面積が大きい不利点があるが、データ線電位を低く
設定してもメモリセルの耐α線強度が低下しにくい利点
がある。

以上、本実施例によればＭＯＳスタティックＲＡＭにお
いても、メモリセルへのデータの書き込み時及び書き込
み後に、書き込みの影響を受けないデータ線側からメモ
リセルに記憶されたデータを読み出すことが可能となり
、データの書き込み直後にデータ線の回復を待たずに高
速にデータを読み出せる効果がある。

〔発明の効果〕

以上、本発明によれば、従来メモリセルの読み出し電流
を一度電圧に変換してから読み出しデータをマルチプレ
クスし差動回路によりセンスしていたのに対し、上記読
み出し電流を直接マルチプレクスしセンスすることがで
きるので、差動回路の電流がなく低消費電力で高速にメ
モリセル内の記憶情報を読み出すことができる効果があ
る。また連想メモリ等で用いられる比較検索機能に対し
ても、低消費電力で高速にメモリセル内の記憶情報と被
比較検索データとの比較検索できる効果がある。

また、本発明によれば、メモリセルへのデータの書き込
み時及び書き込み後、書き込み動作の影響を受けずに、
データ線の書き込みから読み出しへの回復を待たずに高
速にデータを読み出すことができるので、高速なスタテ
ィックＲＡＭを実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は出願
前に検討された回路を示す回路図、第３図は本発明の他
の実施例を示す回路図、第４図乃至第７図はそれぞれ本
発明の他のもう一つの実施例を示す回路図、第８図は第
７図のＷ　Ｄ　１〜Ｗ　Ｄ　ｉ信号発生回路の一実施例
を示す回路図、第９図は第７図において出力データを得
るための排他的論理和回路の一実施例を示す回路図、第
１０図は第９図のＷ　Ｄ　５信号発生回路の一実施例を
示す回路図、第１１図は本発明の他のもう一つの実施例
を示す回路図である。１．２，３．４・・・高抵抗負荷型メモリセル、１０゜
２１．２６・・・共通データ線負荷回路、１７．１８゜
１９．２０・・・完全ＣＭＯ３型メモ型上モリセル〜２
５・・・比較用制御ゲート回路あるいは読み出し用制御
ゲート回路（２人力ＮＡＮＤ）、ＣＤ　２＋　ＣＤ　ｚ
・・・書き込み用共通データ線、ＣＤ３．　ＣＤ３．Ｃ
Ｄ４・・・共通データ線、Ｄｌ、−Ｄ〒、　Ｄｔ５，６
７・・・データ線。Ｄｔ、　Ｄｔ−Ｈ−比較データ、ＤＩｎ・・・書き込み
データ、Ｍ１７．Ｍ２Ｓ、Ｍ１９．Ｍ２Ｏ・・・読み出
し用トランスファＭＯＳ＋ン［ミＴ、Ｍ２１〜Ｍ２４．
Ｍ３１〜Ｍ　３４　、　Ｍ　３９〜Ｍ４４・・・データ
線負荷素子、Ｑ５．Ｑ６・・・読み出し用バイポーラト
ランジスタ、Ｗ　Ｄ　ａ　＋　Ｗ　Ｄ　４・・・読み出
し用制御信号、ｗ　丁＋：・・・書き拷　Ｚス芽　４　ｒＡ５）１　　　　　　授茅　５図９１［１・！つ／〜ｒ−ρ　；え）ｑガし円　トヤシス７．．．
ｊＱ５　　　　・′ζ工ｌ〜びムヂ　　５−々、七え灸
シ咋回二４尋　８図Ｗ丙　　ＷＯ２＝チ　　′θ　口ヅＩＤ、／Ｘ’：（と込タブーク弄　ゾ　図

Claims

【特許請求の範囲】１、メモリセルアレイ、メモリセル内に記憶された情報
をセンスする回路を含み構成される半導体記憶装置にお
いて、該メモリセル内に記憶された情報の読み出しを、
ベース（又はゲート）接地のトランジスタのエミッタ（
又はソース）にメモリセルよりの読み出し電流を電圧に
変換することなく供給し行なうことを特徴とする半導体
記憶装置。２、特許請求の範囲第１項記載の半導体記憶装置におい
て、該メモリセルの読み出し電流をマルチプレクスする
回路は、トランスファＭＯＳＦＥＴあるいはまたベース
端子で制御されるバイポーラトランジスタを含みことを
特徴とする半導体記憶装置。３、メモリセルアレイ、メモリセル内に記憶された情報
をセンスする回路を含み構成される半導体記憶装置にお
いて、メモリセルへのデータの書き込み後にデータを読
み出す場合には、該書き込み動作で高レベルを書き込む
データ線側でデータの読み出しを行なうことを特徴とす
る半導体記憶装置。４、特許請求の範囲第３項記載の半導体記憶装置におい
て、該メモリセル内に記憶された情報の読み出しを、ベ
ース（又はゲート）接地のトランジスタのエミッタ（又
はソース）にメモリセルよりの読み出し電流を電圧に変
換することなく供給し行なうことを特徴とする半導体記
憶装置。５、特許請求の範囲第３項記載の半導体記憶装置におい
て、該高レベルを書き込むデータ線側でデータの読み出
しを行なつた後に、排他的論理和回路により選択された
データ線の情報と該読み出しデータの排他的論理和をと
り、出力データを得ることを特徴とする半導体記憶装置
。