JP2991788B2 - 復号器 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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Description
【０００１】
【産業上の利用分野】本発明は復号器に関する。
【０００２】
【従来の技術】２つの２進数を加算しその結果を復号す
ることが必要である数のディジタル処理には複数の場合
がある。本明細書で使用される「復号」という用語は、
加算の結果に基づいて特定の事前設定出力値を選択する
ことを示す。たとえば、ディジタル式に行なう長い除算
は、剰余ＲＥＭから除数Ｄの整数倍の値Ｍを減算するサ
イクルを含む。ハードウェアからみれば、その減算は、
値Ｍを反転させて反転値−Ｍを剰余ＲＥＭに加算するこ
とにより加算器において実行される。その加算の結果Ｘ
は、ルック・アップ・テーブルに送られて、そのＸと複
数の整数（１−１００）のそれぞれを比較して「一致」
を判断することによりその結果が復号される。一致した
値に関して記憶された新しい値Ｍが出力されて、次の加
算ステップを実行する。その結果Ｘは、その後のサイク
ルのための次の剰余ＲＥＭになる。この処理手順は、図
１に概略的に示してある。
ることが必要である数のディジタル処理には複数の場合
がある。本明細書で使用される「復号」という用語は、
加算の結果に基づいて特定の事前設定出力値を選択する
ことを示す。たとえば、ディジタル式に行なう長い除算
は、剰余ＲＥＭから除数Ｄの整数倍の値Ｍを減算するサ
イクルを含む。ハードウェアからみれば、その減算は、
値Ｍを反転させて反転値−Ｍを剰余ＲＥＭに加算するこ
とにより加算器において実行される。その加算の結果Ｘ
は、ルック・アップ・テーブルに送られて、そのＸと複
数の整数（１−１００）のそれぞれを比較して「一致」
を判断することによりその結果が復号される。一致した
値に関して記憶された新しい値Ｍが出力されて、次の加
算ステップを実行する。その結果Ｘは、その後のサイク
ルのための次の剰余ＲＥＭになる。この処理手順は、図
１に概略的に示してある。
【０００３】他の例では、コンピュータ・プログラムが
しばしば命令を特定のレジスタにロードする必要があ
る。この特定のレジスタとは、プログラムの（ｘ＋ｒ）
型命令によりベース・レジスタに対して特定される。こ
こで、ｒはベース・レジスタの場所であり、ｘは特定の
レジスタの場所を決定するために加算された数である。
第１に、加算（ｘ＋ｒ）が実行されて、その加算の結果
がルック・アップ・テーブルに送られて、その加算の結
果に関連した出力値が決定される。
しばしば命令を特定のレジスタにロードする必要があ
る。この特定のレジスタとは、プログラムの（ｘ＋ｒ）
型命令によりベース・レジスタに対して特定される。こ
こで、ｒはベース・レジスタの場所であり、ｘは特定の
レジスタの場所を決定するために加算された数である。
第１に、加算（ｘ＋ｒ）が実行されて、その加算の結果
がルック・アップ・テーブルに送られて、その加算の結
果に関連した出力値が決定される。
【０００４】
【発明が解決しようとする課題】加算を実行した後で復
号演算をおこなうと時間がかかり、そのためコスト高に
なる。したがって、本発明の目的は、こうした演算が実
行される速度を増し、それにより上記のステップにより
処理の効率を改良することである。
号演算をおこなうと時間がかかり、そのためコスト高に
なる。したがって、本発明の目的は、こうした演算が実
行される速度を増し、それにより上記のステップにより
処理の効率を改良することである。
【０００５】
【課題を解決するための手段】本発明によると、複数の
出力をもち、それぞれが特定の出力値に関連し、２つの
２進値を加算し、前記和に応じて前記出力の１つを選択
するよう構成された復号器において、第１および第２の
ｎビットの数のｉ番目とｉ−１番目のビット（Ａi 、Ａ
i-1 、Ｂi 、Ｂi-1 ）を受け取るよう構成され、前記ビ
ットの論理状態に基づくとともに、式：Ａi ＠Ｂi ＠Ｑ
i ＠（Ａi-1 ・Ｂi-1 ＋Ｑi-1 ・（Ａi-1＋Ｂi-1 ））
に応じて前記復号器の各出力値を表す２進数ＲO ．．．
ＲN の１の補数である２進数のｉ番目のビットＱi とｉ
−１番目のビットＱi-1 の論理状態に基づいて、出力を
供給するよう構成されたｎ＋１個の論理回路と、前記式
が前記復号器の出力値に関連する前記論理回路のすべて
の出力に対して１の論理値をもつとき、すなわち、その
出力値が選択されるときを特定する論理手段と、を備え
ていることを特徴とする復号器を提供する。前記論理手
段は、前記復号器の出力にそれぞれ接続する複数のＡＮ
Ｄゲートを含み、このＡＮＤゲートはそれぞれ前記復号
器の各出力値に対応する前記Ｎ＋１個の論理回路の出力
を受け取るように構成されるのが好ましい。単純に構成
された実施例では、各論理回路は、追加する２進数のｎ
個のビットのそれぞれに対して次の式、 （Ｑi ＝０、Ｑi-1 ＝０の場合はＱ（０、０）と表記さ
れる）を実行することによりＱi とＱi-1 の４つの可能
な代替組合せのそれぞれにたいして４つの出力を作成す
るよう構成されている。適切なＱの値は、出力値に基づ
いて各出力値に関連するＡＮＤゲートに供給される。こ
の実施例では、各論理回路は、各数のｉ−１番目のビッ
ト（Ａi-1、Ｂi-1 ）を受け取る第１および第２入力端
をもつＮＡＮＤゲート、各数のｉ番目のビット（Ａi 、
Ｂi ）を受け取る第１および第２入力端をもつＮＯＲゲ
ートと、各数のｉ番目のビット（Ａi 、Ｂi ）を入力と
してもつ第１排他的ＯＲゲートと、前記ＮＯＲゲートの
出力端に接続された第１入力端、及び前記第１排他的Ｏ
Ｒゲートの出力端に接続された第２入力端をもつ第２排
他的ＯＲゲートと、前記ＮＡＮＤゲートの出力端に接続
された第１入力端、及び前記第１排他的ＯＲゲートの出
力端に接続された第２入力端をもつ第３排他的ＯＲゲー
トと、前記第２排他的ＯＲゲートの出力端に接続された
第１インバータと、前記第３排他的ＯＲゲートの出力端
に接続された第２インバータとを備えた、前記第１およ
び第２インバータの出力は前記４つの出力の２つを直接
供給し、前記直接供給された２つの出力を反転させるこ
とにより前記４つの出力の残りの２つを供給する。この
実施例は、わずかな数の単純な論理ゲートを利用し、加
算および復号結合演算が迅速に実行可能であるという大
きな利点をもつ。当然のことながら、本発明は、３つま
たは４つの２進数を取ることができ、それらを２つの２
進数に削減し、それらを加算して、元の３つまたは４つ
の２進数の和を形成す回路が利用できるので、３つ以上
の２進数が加算される環境を備えている。
出力をもち、それぞれが特定の出力値に関連し、２つの
２進値を加算し、前記和に応じて前記出力の１つを選択
するよう構成された復号器において、第１および第２の
ｎビットの数のｉ番目とｉ−１番目のビット（Ａi 、Ａ
i-1 、Ｂi 、Ｂi-1 ）を受け取るよう構成され、前記ビ
ットの論理状態に基づくとともに、式：Ａi ＠Ｂi ＠Ｑ
i ＠（Ａi-1 ・Ｂi-1 ＋Ｑi-1 ・（Ａi-1＋Ｂi-1 ））
に応じて前記復号器の各出力値を表す２進数ＲO ．．．
ＲN の１の補数である２進数のｉ番目のビットＱi とｉ
−１番目のビットＱi-1 の論理状態に基づいて、出力を
供給するよう構成されたｎ＋１個の論理回路と、前記式
が前記復号器の出力値に関連する前記論理回路のすべて
の出力に対して１の論理値をもつとき、すなわち、その
出力値が選択されるときを特定する論理手段と、を備え
ていることを特徴とする復号器を提供する。前記論理手
段は、前記復号器の出力にそれぞれ接続する複数のＡＮ
Ｄゲートを含み、このＡＮＤゲートはそれぞれ前記復号
器の各出力値に対応する前記Ｎ＋１個の論理回路の出力
を受け取るように構成されるのが好ましい。単純に構成
された実施例では、各論理回路は、追加する２進数のｎ
個のビットのそれぞれに対して次の式、 （Ｑi ＝０、Ｑi-1 ＝０の場合はＱ（０、０）と表記さ
れる）を実行することによりＱi とＱi-1 の４つの可能
な代替組合せのそれぞれにたいして４つの出力を作成す
るよう構成されている。適切なＱの値は、出力値に基づ
いて各出力値に関連するＡＮＤゲートに供給される。こ
の実施例では、各論理回路は、各数のｉ−１番目のビッ
ト（Ａi-1、Ｂi-1 ）を受け取る第１および第２入力端
をもつＮＡＮＤゲート、各数のｉ番目のビット（Ａi 、
Ｂi ）を受け取る第１および第２入力端をもつＮＯＲゲ
ートと、各数のｉ番目のビット（Ａi 、Ｂi ）を入力と
してもつ第１排他的ＯＲゲートと、前記ＮＯＲゲートの
出力端に接続された第１入力端、及び前記第１排他的Ｏ
Ｒゲートの出力端に接続された第２入力端をもつ第２排
他的ＯＲゲートと、前記ＮＡＮＤゲートの出力端に接続
された第１入力端、及び前記第１排他的ＯＲゲートの出
力端に接続された第２入力端をもつ第３排他的ＯＲゲー
トと、前記第２排他的ＯＲゲートの出力端に接続された
第１インバータと、前記第３排他的ＯＲゲートの出力端
に接続された第２インバータとを備えた、前記第１およ
び第２インバータの出力は前記４つの出力の２つを直接
供給し、前記直接供給された２つの出力を反転させるこ
とにより前記４つの出力の残りの２つを供給する。この
実施例は、わずかな数の単純な論理ゲートを利用し、加
算および復号結合演算が迅速に実行可能であるという大
きな利点をもつ。当然のことながら、本発明は、３つま
たは４つの２進数を取ることができ、それらを２つの２
進数に削減し、それらを加算して、元の３つまたは４つ
の２進数の和を形成す回路が利用できるので、３つ以上
の２進数が加算される環境を備えている。
【０００６】
【実施例】本発明のより良い理解のためと本発明がいか
に実施されるかを図２乃至図４を参照して説明する。２
つの２進数ＡとＢ（２の補数）があり、それぞれの２進
数は、加算されるｎビットと特定の出力値Ｒを選択する
よう復号された結果をもつと仮定する。本発明では、図
２の構成図に示すように、これを実行する単一回路１０
が備えてある。すなわち、復号器は、２つの個別の２進
数ＡとＢを受け取り、ＡとＢの加算の結果に応じてその
出力端ＲO −ＲN からの出力値を選択する。２つの特定
の数ＡとＢに対する復号器ＲX の正確な出力値に対して
は、次のような式が成り立つ。 Ａ＋Ｂ＝ＲX …（１） したがって、次のようになる。 Ａ＋Ｂ−ＲX ＝０ …（２） 各場合ＲX に対して上記のように事前設定された出力値
ＲO ないしＲN は固定値である。通常の復号器は、ｎビ
ットをもつ２進数に対してＮ＝２n 個の出力をもつ。本
復号器は、それぞれ異なる出力値ＲX と共に０からＮ−
１に至る任意の数Ｎ≦２n をもつ。
に実施されるかを図２乃至図４を参照して説明する。２
つの２進数ＡとＢ（２の補数）があり、それぞれの２進
数は、加算されるｎビットと特定の出力値Ｒを選択する
よう復号された結果をもつと仮定する。本発明では、図
２の構成図に示すように、これを実行する単一回路１０
が備えてある。すなわち、復号器は、２つの個別の２進
数ＡとＢを受け取り、ＡとＢの加算の結果に応じてその
出力端ＲO −ＲN からの出力値を選択する。２つの特定
の数ＡとＢに対する復号器ＲX の正確な出力値に対して
は、次のような式が成り立つ。 Ａ＋Ｂ＝ＲX …（１） したがって、次のようになる。 Ａ＋Ｂ−ＲX ＝０ …（２） 各場合ＲX に対して上記のように事前設定された出力値
ＲO ないしＲN は固定値である。通常の復号器は、ｎビ
ットをもつ２進数に対してＮ＝２n 個の出力をもつ。本
復号器は、それぞれ異なる出力値ＲX と共に０からＮ−
１に至る任意の数Ｎ≦２n をもつ。
【０００７】Ｒの１の補数を考慮する。すなわち、Ｑ
は、Ｒに対応する２進数であるが、ただし、すべてのビ
ットは反転されている。論理項では、次のようになる。 Ｑ＝−（Ｒ＋１） …（３） したがって、次のようになる。 Ａ＋Ｂ＋Ｑ＝−１ …（４） ２の補数の２進表記では、−１は１１１１
１．．．．．．と記載される。 （４）式の左側の０ないしｎ−１の各ビットｉの和Ｓi
を考える。ここで記号＋は論理和で、記号・は論理積
で、記号＠は排他的論理和である。和Ｓi は次のように
なる。 Ｓi ＝Ａi ＠Ｂi ＠Ｑi …（５） 各ビットの桁上がりは次のようになる。 Ｃi ＝Ａi ・Ｂi ＠Ｑi ・（Ａi ＠Ｂi ） …（６） 最終的な結果を獲得するために、さらに次のような加算
を行なう必要がある。 Ｓ＋Ｃ＊２ …（７） ここで、Ｃ＊２は左側への桁送りである。すなわち、Ｓ
i とＣi-1 は同じ位である。
は、Ｒに対応する２進数であるが、ただし、すべてのビ
ットは反転されている。論理項では、次のようになる。 Ｑ＝−（Ｒ＋１） …（３） したがって、次のようになる。 Ａ＋Ｂ＋Ｑ＝−１ …（４） ２の補数の２進表記では、−１は１１１１
１．．．．．．と記載される。 （４）式の左側の０ないしｎ−１の各ビットｉの和Ｓi
を考える。ここで記号＋は論理和で、記号・は論理積
で、記号＠は排他的論理和である。和Ｓi は次のように
なる。 Ｓi ＝Ａi ＠Ｂi ＠Ｑi …（５） 各ビットの桁上がりは次のようになる。 Ｃi ＝Ａi ・Ｂi ＠Ｑi ・（Ａi ＠Ｂi ） …（６） 最終的な結果を獲得するために、さらに次のような加算
を行なう必要がある。 Ｓ＋Ｃ＊２ …（７） ここで、Ｃ＊２は左側への桁送りである。すなわち、Ｓ
i とＣi-1 は同じ位である。
【０００８】２つの２進数Ｓと２＊Ｃが加算されると、
その結果Ｘは以下の式により形成される。 Ｘi ＝Ｓi ＠Ｃi-1 ＠Ｙi-1 …（８） ただし、Ｙは各段からの桁上がりであり、次のように表
される。 Ｙi ＝Ｓi ・Ｃi-1 ＋Ｙi-1 ・（Ｓi ＋Ｃi-1 ） …（９） Ｙi-1 ＝０でありＸi ＝０であると仮定すると、上式は Ｓi ＠Ｃi-1 ＝１ …（１０） となる。これは、Ｓi ＝０またはＣi-1 ＝０であると、
以下のようになることを意味している。 Ｓi ・Ｃi-1 ＝０ …（１１） そうなると、Ｙi ＝０となる。Ｙ-1＝０と定義し、上記
のように誘導すると、ｉのすべての値に対してＹi ＝０
となる。このことが示すのは、桁上がり値Ｙi がすべて
ゼロであり、Ｙi-1 ＝０とすれば、式（１０）を評価す
るだけでよい。式（５）と式（６）から誘導されたＳi
とＣi-1 の値を式（１）に代入すると、次のようにな
る。 Ａi ＠Ｂi ＠Ｑi ＠（Ａi-1 ・Ｂi-1 ＋Ｑi-1 ・（Ａi-1 ＋Ｂi-1 ））＝１
その結果Ｘは以下の式により形成される。 Ｘi ＝Ｓi ＠Ｃi-1 ＠Ｙi-1 …（８） ただし、Ｙは各段からの桁上がりであり、次のように表
される。 Ｙi ＝Ｓi ・Ｃi-1 ＋Ｙi-1 ・（Ｓi ＋Ｃi-1 ） …（９） Ｙi-1 ＝０でありＸi ＝０であると仮定すると、上式は Ｓi ＠Ｃi-1 ＝１ …（１０） となる。これは、Ｓi ＝０またはＣi-1 ＝０であると、
以下のようになることを意味している。 Ｓi ・Ｃi-1 ＝０ …（１１） そうなると、Ｙi ＝０となる。Ｙ-1＝０と定義し、上記
のように誘導すると、ｉのすべての値に対してＹi ＝０
となる。このことが示すのは、桁上がり値Ｙi がすべて
ゼロであり、Ｙi-1 ＝０とすれば、式（１０）を評価す
るだけでよい。式（５）と式（６）から誘導されたＳi
とＣi-1 の値を式（１）に代入すると、次のようにな
る。 Ａi ＠Ｂi ＠Ｑi ＠（Ａi-1 ・Ｂi-1 ＋Ｑi-1 ・（Ａi-1 ＋Ｂi-1 ））＝１
【０００９】図３を参照すると、この方程式は、ハード
ウェアでは、復号器の各出力ＲX に対して、複数の論理
回路Ｌを備えることにより（図３の２つの出力のそれぞ
れに５個示してある。一般的に、２つのｎビット２進数
を加算するためにｎ＋１個の論理回路がある）実施され
る。各論理回路は、入力Ａi 、Ｂi 、Ｑi 、Ａi-1 、Ｂ
i-1 とＱi-1 受け取り、式（１０）の左側の単純な論理
機能を実行するよう構成される。復号器の各出力端に接
続される複数の論理回路の出力は、ＡＮＤゲートＧに供
給される。任意の特定のＡＮＤゲートの出力が高レベル
であると、それは、式（１）がその出力にあてはまるこ
とを意味する。図３では、表記ＱX1は、出力ＲX の１の
補数ＱX のｉ番目のビットを示す。たとえば、Ｑ11と
は、第２出力Ｒ1 の１の補数の第２ビットである。
ウェアでは、復号器の各出力ＲX に対して、複数の論理
回路Ｌを備えることにより（図３の２つの出力のそれぞ
れに５個示してある。一般的に、２つのｎビット２進数
を加算するためにｎ＋１個の論理回路がある）実施され
る。各論理回路は、入力Ａi 、Ｂi 、Ｑi 、Ａi-1 、Ｂ
i-1 とＱi-1 受け取り、式（１０）の左側の単純な論理
機能を実行するよう構成される。復号器の各出力端に接
続される複数の論理回路の出力は、ＡＮＤゲートＧに供
給される。任意の特定のＡＮＤゲートの出力が高レベル
であると、それは、式（１）がその出力にあてはまるこ
とを意味する。図３では、表記ＱX1は、出力ＲX の１の
補数ＱX のｉ番目のビットを示す。たとえば、Ｑ11と
は、第２出力Ｒ1 の１の補数の第２ビットである。
【００１０】図３から理解できるように、各列では、同
じ論理値がＮ個の論理回路のそれぞれに供給されて、そ
れに基づいて同じ論理処理が実行される。共通列に沿っ
て行間を移動するのはＱX1の論理値だけである。しか
し、これが各復号器に事前設定されるのは、通常は数列
によるものであり、たとえば、Ｒ0 ＝０（００００、Ｑ
0 ＝１１１１）、Ｒ1 ＝１（０００１、Ｑ1 ＝１１１
０）、Ｒ2 ＝２（００１１、Ｑ2 ＝１１００）となる。
これらは、ＲN までつづき、４ビット数に対して１５個
ある。したがって、ＱXiの値は、式（１０）により任意
の特定の復号器を設計する前に獲得できる。これらのＱ
Xiの値は、Ｑi 、Ｑi-1 の４つの特定の場合には式（１
０）の左側を決定する論理回路を作成するのに使用でき
る（ただし、Ｑi ＝０、Ｑi-1 ＝０の場合はＱ（０、
０）と表記される）。前記の４つの特定の場合とは次の
通りである。
じ論理値がＮ個の論理回路のそれぞれに供給されて、そ
れに基づいて同じ論理処理が実行される。共通列に沿っ
て行間を移動するのはＱX1の論理値だけである。しか
し、これが各復号器に事前設定されるのは、通常は数列
によるものであり、たとえば、Ｒ0 ＝０（００００、Ｑ
0 ＝１１１１）、Ｒ1 ＝１（０００１、Ｑ1 ＝１１１
０）、Ｒ2 ＝２（００１１、Ｑ2 ＝１１００）となる。
これらは、ＲN までつづき、４ビット数に対して１５個
ある。したがって、ＱXiの値は、式（１０）により任意
の特定の復号器を設計する前に獲得できる。これらのＱ
Xiの値は、Ｑi 、Ｑi-1 の４つの特定の場合には式（１
０）の左側を決定する論理回路を作成するのに使用でき
る（ただし、Ｑi ＝０、Ｑi-1 ＝０の場合はＱ（０、
０）と表記される）。前記の４つの特定の場合とは次の
通りである。
【００１１】この回路構成の実施は、図４に部分的に示
してある。この図では、８個の出力は２つの４ビット・
ワードの和を復号するために示してある。図４の回路
は、回路構成全体の一部を示すのみである。その中で論
理回路は入力Ａ1 、Ｂ1 およびＡ2 、Ｂ2 に対してのみ
完全な形で示してある。入力Ａ1 とＢ1 は、排他的ＯＲ
ゲート２、ＮＡＮＤゲート４およびＮＯＲゲート６のそ
れぞれに供給される。入力Ａ2 とＢ2 は同様な構成のゲ
ート２′、４′、６′に供給され、入力Ａ0 、Ｂ0 とＡ
3 、Ｂ3 も同様である、ただし、これらの入力のゲート
の完全な構成は図４には示してない。排他的ＯＲゲート
は、ＮＡＮＤゲート４と排他的ＯＲゲート２′の出力を
受け取る。これに対して、排他的ＯＲゲート１０はＮＯ
Ｒゲート６と排他的ＯＲゲート２′の出力を受け取る。
これらの排他的ＯＲゲート８、１０の出力は直接使用さ
れるとともに反転されて場合ｉ＝２、ｉ−１＝１に対し
てＱ項Ｑ（０、０）、Ｑ（０、１）、Ｑ（１、０）、Ｑ
（１、１）を形成する。これらの出力は異なる組合せ
（適切な出力値に応じて）で供給されて、ＮＡＮＤゲー
トＧに出力される。
してある。この図では、８個の出力は２つの４ビット・
ワードの和を復号するために示してある。図４の回路
は、回路構成全体の一部を示すのみである。その中で論
理回路は入力Ａ1 、Ｂ1 およびＡ2 、Ｂ2 に対してのみ
完全な形で示してある。入力Ａ1 とＢ1 は、排他的ＯＲ
ゲート２、ＮＡＮＤゲート４およびＮＯＲゲート６のそ
れぞれに供給される。入力Ａ2 とＢ2 は同様な構成のゲ
ート２′、４′、６′に供給され、入力Ａ0 、Ｂ0 とＡ
3 、Ｂ3 も同様である、ただし、これらの入力のゲート
の完全な構成は図４には示してない。排他的ＯＲゲート
は、ＮＡＮＤゲート４と排他的ＯＲゲート２′の出力を
受け取る。これに対して、排他的ＯＲゲート１０はＮＯ
Ｒゲート６と排他的ＯＲゲート２′の出力を受け取る。
これらの排他的ＯＲゲート８、１０の出力は直接使用さ
れるとともに反転されて場合ｉ＝２、ｉ−１＝１に対し
てＱ項Ｑ（０、０）、Ｑ（０、１）、Ｑ（１、０）、Ｑ
（１、１）を形成する。これらの出力は異なる組合せ
（適切な出力値に応じて）で供給されて、ＮＡＮＤゲー
トＧに出力される。
【図１】長い除算を実行する従来の回路を示した構成図
である。
である。
【図２】本発明の原理を示した構成図である。
【図３】本発明の実施例を示した構成図である。
【図４】本発明の実施例を示した回路図である。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 7/04 G06F 7/00
Claims (13)
- 【請求項１】第１および第２の入力端と、各々が特定の
出力値に関連する複数の出力端と、前記第１および第２
の入力端間に接続されて前記第１の入力端に供給される
第１のｎビットの２進数Ａと、前記第２の入力端に供給
される第２のｎビットの２進数Ｂとの間の関係に基づい
て前記複数の出力端の中から１つの１出力端を選択する
選択回路とを備えている復号器において、 前記第１のｎビットの２進数Ａのｉ番目とｉ−１番目の
ビット（Ａi 、Ａi-1）と前記第２のｎビットの２進数
Ｂのｉ番目とｉ−１番目のビット（Ｂi 、Ｂi-1 ）を受
け取るよう構成され、前記ビットの論理状態に基づくと
ともに、＠を排他的論理和を表す演算記号としたとき、
次の式 Ｒi ＝Ａi ＠Ｂi ＠Ｑi ＠（Ａi-1 ・Ｂi-1 ＋Ｑi-1 ・（Ａi-1 ＋Ｂi-1 ）） に応じて前記復号器の各出力を表す２進数ＲO ．．．Ｒ
N の１の補数である２進数Ｑのｉ番目のビットＱi とｉ
−１番目のビットＱi-1 の論理状態に基づいて、出力信
号を各々供給するよう構成された複数の論理回路と、 この論理回路に接続された論理手段と、 を備え、 前記出力信号の集合は前記復号器の各出力値に関連し、 前記論理手段は、集合内の全ての出力信号に対して前記
式が１の論理値をもつときを識別し、これによって前記
集合に関連する出力値が選択されることを特徴とする復
号器。 - 【請求項２】前記論理手段が、前記復号器の出力端にそ
れぞれ接続する複数のＡＮＤゲートを含み、このＡＮＤ
ゲートはそれぞれ前記復号器の各出力値に対応する前記
論理回路の出力信号の集合を受け取ることを特徴とする
請求項１の復号器。 - 【請求項３】各論理回路は、追加する２進数のｎ個のビ
ットのそれぞれに対して次の式、 Ｑ（０、０）＝Ａi ＠Ｂi ＠（Ａi-1 ・Ｂi-1 ） Ｑ（０、１）＝Ａi ＠Ｂi ＠（Ａi-1 ＋Ｂi-1 ） Ｑ（１、０）＝ＮＯＴ Ａi ＠Ｂi ＠（Ａi-1 ・Ｂi-1 ） Ｑ（１、１）＝ＮＯＴ Ａi ＠Ｂi ＠（Ａi-1 ＋Ｂi-1 ） （ここで、Ｑi ＝０、Ｑi-1 ＝０の場合はＱ（０、０）
と表記される）を実行することによりＱi とＱi-1 の４
つの可能な代替組合せのそれぞれにたいして４つの出力
を作成するよう構成されていることを特徴とする請求項
１又は２のいずれかに記載の復号器。 - 【請求項４】第１および第２の入力端と、各々が特定の
出力値に関連する複数の出力端と、前記第１および第２
の入力端間に接続されて、前記第１および第２の入力端
に各々供給される第１および第２のｎビットの２進数の
関係に基づいて前記複数の出力端から１つの出力端を選
択するよう構成された選択回路を備えている復号器にお
いて、 前記選択回路は複数の論理回路を有し、各論理回路は、 前記第１および第２のｎビットの２進数の各々のｉ−１
番目のビットを受け取る第１および第２の入力端を有す
るＮＡＮＤゲートと、 前記第１および第２のｎビットの２進数の各々のｉ−１
番目のビットを受け取る第１および第２の入力端を有す
るＮＯＲゲートと、 前記第１および第２のｎビットの２進数の各々のｉ番目
のビットを受け取る第１の排他的論理和ゲートと、 前記ＮＯＲゲートの出力端に接続された第１の入力端と
前記第１の排他的論理和ゲートの出力端に接続された第
２の入力端とを有する第２の排他的論理和ゲートと、 前記ＮＡＮＤゲートの出力端に接続された第１の入力端
と前記第１の排他的論理和ゲートの出力端に接続された
第２の入力端とを有する第３の排他的論理和ゲートと、 前記第２の排他的論理和ゲートの出力端に接続された第
１のインバータと、 前記第３の排他的論理和ゲートの出力端に接続された第
２のインバータと、 前記復号器の出力に各々関連する複数のＡＮＤゲート
と、 を備え、 前記第１および第２のインバータの出力は前記復号器の
各出力値に関連する出力信号を与えるように、前記論理
回路の２個の出力信号を直接与えるとともに、反転され
て前記論理回路の他の２個の出力信号を与え、 前記ＡＮＤゲートの各々は前記復号器の各出力値に関連
する出力信号の前記集合の１つを受け取るように構成さ
れていることを特徴とする複号器。 - 【請求項５】各々が、第１および第２のｎビットの２進
数の関係に基づいた特定の出力に関連する複数の出力の
中から１つの出力を選択する方法において、 前記第１のｎビットの２進数のｉ番目とｉ−１番目のビ
ット（Ａi 、Ａi-1 ）と、前記第２のｎビットの２進数
のｉ番目とｉ−１番目のビット（Ｂi 、Ｂi-1）を、各
々が１からｎまでの数に関連している複数の論理回路
の、数ｉに関連した論理回路に供給して、＠を排他的論
理和を表す演算記号とし、出力信号を構成する復号器の
各出力を表す２進数ＲO ．．．ＲN の１の補数である２
進数Ｑのｉ番目とｉ−１番目のビットをＱi ，Ｑi-1 と
したとき次の式 Ｒi ＝Ａi ＠Ｂi ＠Ｑi ＠（Ａi-1 ・Ｂi-1 ＋Ｑi-1 ・（Ａi-1 ＋Ｂi-1 ）） に応じて上記入力の状態に基づいた出力を与えるステッ
プと、 集合内の上記出力信号の全てに対して前記式が１の論理
値をもつときを識別し、これによって前記集合に関連す
る出力値を選択するステップと、 を備えていることを特徴とする方法。 - 【請求項６】出力値に関連する論理回路の出力信号は、
前記出力に各々関連する複数のＡＮＤゲートに供給され
ることを特徴とする請求項５記載の方法。 - 【請求項７】ｎビットの入力値Ａ，Ｂの和がＲに等しい
ときの特定のｎビット値Ｒに関連した、復号器の出力信
号を発生する方法において、 値Ｒの１の補数であるｎビット値Ｑを発生するステップ
と、 ＠を排他的論理和記号とし、Ａ，Ｂ，Ｑｉ（ｉ＝１，…
…ｎ）番目のビットをＡi ，Ｂi ，Ｑi としたとき、ｉ
番目のビットＳi が Ｓi ＝Ａi ＠Ｂi ＠Ｑi で与えられるｎビット値Ｓを発生するステップと、 ｉ番目のビットＣi が Ｃi ＝Ａi ・Ｂi ＠Ｑi ・（Ａi ＠Ｂi ） て与えられるｎビット値Ｃを発生するステップと、 全てのｉに対して Ｓi ・Ｃi-1 ＝Ｏ を満たすとき前記復号器の出力信号を活性化するステッ
プと、 を備えていることを特徴とする方法。 - 【請求項８】前記活性化するステップは、式Ｓi ＠Ｃ
i-1 の検出を含むことを特徴とする請求項７記載の方
法。 - 【請求項９】ｎビットの入力値Ａ，Ｂの和がＲに等しい
ときの特定のｎビット値Ｒに関連した出力信号を発生す
る復号器において、 値Ｒの補数であるｎビット値Ｑのソースと、 ＠を排他的論理和とし、Ａ，Ｂ，Ｑのｉ（ｉ＝１，……
ｎ）のビットをＡi ，Ｂi ，Ｑi としたときｉ番目のビ
ットＳi が Ｓi ＝Ａi ＠Ｂi ＠Ｑi で与えられるｎビット値Ｓを発生するように構成された
論理回路と、 を備え、 前記論理回路はまた、ｉ番目のビットＣi が Ｃi ＝Ａi ・Ｂi ＠Ｑi ・（Ａi ＠Ｂi ） て与えられるｎビット値Ｃを発生するように構成されて
おり、 前記復号器は、全てのｉに対して Ｓi ・Ｃi-1 ＝Ｏ を満たすとき、信号を出力することを特徴とする復号
器。 - 【請求項１０】前記論理回路は、また式Ｓi ＠Ｃi-1 を
検出することを特徴とする請求項９記載の復号器。 - 【請求項１１】２つのｎビットの２進数の和を表わす出
力信号を発生する復号方法において、 第１および第２のｎビットの２進数（Ａ、Ｂ）を復号器
に供給するステップと、 前記第１および第２のｎビットの２進数のｉ番目のビッ
トおよびｉ−１番目のビット（Ａi、Ａi-1、Ｂi、
Ｂi-1）を複数の論理回路の各々に供給するステップ
と、 各論理回路で、前記ｉ番目およびｉ−１番目のビット
（Ａi、Ａi-1、Ｂi、Ｂi-1）の論理状態と、前記復号器
の各々の出力を表わす２進数Ｒの１の補数である２進数
Ｑのｉ番目およびｉ−１番目のビット（Ｑi、Ｑi-1）の
論理状態とに基づいて、＠を排他的論理和を表す演算記
号としたとき、次の論理式 Ｒi＝Ａi＠Ｂi＠Ｑi＠（（Ａi-1・Ｂi-1）＋Ｑi-1・（Ａi-1＋Ｂi-1）） にしたがって実行して実行結果を出力信号として各論理
回路から出力し、これによって出力信号の集合が前記復
号器の各出力値に関連づけられるステップと、 集合内の全ての出力信号に対して前記論理式が１の論理
値を有するときを識別してこれによって前記集合に関連
した出力値が選択されるステップと、 を備えていることを特徴とする復号方法。 - 【請求項１２】ｎビットの入力値Ａ，Ｂの和がＲに等し
いときの特定のｎビット値Ｒに関連する復号器出力を発
生する方法において、 ＠を排他的論理和とし、ＱをＲの１の補数とし、Ａ，
Ｂ，Ｑのｉ（ｉ＝１，……ｎ）番目のビットを各々
Ａi ，Ｂi ，Ｑi としたとき、ｉ番目のビットＳi が Ｓi ＝Ａi ＠Ｂi ＠Ｃi で与えられるときのｎビット値Ｓを発生するステップ
と、 ｉ番目のビットＣi が Ｃi ＝Ａi ・Ｂi ＠Ｑi ・（Ａi ＠Ｂi ） て与えられるｎビット値Ｃを発生するステップと、 全てのｉに対してＳi ・Ｃi-1 ＝Ｏを満たすときに復号
器の出力信号を活性化するステップと、 を備えていることを特徴する方法。 - 【請求項１３】前記活性化するステップは式Ｓi ＠Ｃ
i-1 を検出するステップを含むことを特徴とする請求項
１２記載の方法。
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