JP3071911B2 - Ｃｍｏｓ型入力回路 - Google Patents
Ｃｍｏｓ型入力回路Info
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- JP3071911B2 JP3071911B2 JP3316404A JP31640491A JP3071911B2 JP 3071911 B2 JP3071911 B2 JP 3071911B2 JP 3316404 A JP3316404 A JP 3316404A JP 31640491 A JP31640491 A JP 31640491A JP 3071911 B2 JP3071911 B2 JP 3071911B2
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Description
【０００１】
【産業上の利用分野】この発明はＴＴＬレベルの信号を
ＣＭＯＳレベルの信号に変換する機能を有するＣＭＯＳ
型入力回路に関する。
ＣＭＯＳレベルの信号に変換する機能を有するＣＭＯＳ
型入力回路に関する。
【０００２】
【従来の技術】ＴＴＬレベルの信号をＣＭＯＳ回路に供
給する場合、ＣＭＯＳ回路における入力振幅とＴＴＬ出
力振幅とが一致していないため、ＴＴＬレベルの信号を
ＣＭＯＳ回路の内部に直接入力することはできない。こ
のため、従来では、ＣＭＯＳ回路の入力部における回路
閾値電圧を下げることによって、ＴＴＬレベルの信号を
ＣＭＯＳレベルに変換している。図１７の（ａ）ないし
（ｄ）はそれぞれＴＴＬレベルの信号をＣＭＯＳレベル
に変換する従来の入力回路の構成を示す回路図である。
給する場合、ＣＭＯＳ回路における入力振幅とＴＴＬ出
力振幅とが一致していないため、ＴＴＬレベルの信号を
ＣＭＯＳ回路の内部に直接入力することはできない。こ
のため、従来では、ＣＭＯＳ回路の入力部における回路
閾値電圧を下げることによって、ＴＴＬレベルの信号を
ＣＭＯＳレベルに変換している。図１７の（ａ）ないし
（ｄ）はそれぞれＴＴＬレベルの信号をＣＭＯＳレベル
に変換する従来の入力回路の構成を示す回路図である。
【０００３】図１７の（ａ）の回路はＰチャネルＭＯＳ
トランジスタ31とＮチャネルＭＯＳトランジスタ32のゲ
ートが共通に接続されたＣＭＯＳ反転回路であり、ＭＯ
Ｓトランジスタ31と32のチャネル幅Ｗの比によって回路
閾値電圧が調整される。すなわち、ＰチャネルＭＯＳト
ランジスタ31のチャネル幅をＷＰ、ＮチャネルＭＯＳト
ランジスタ32のチャネル幅ＷＮとしたとき、ＷＰ＜ＷＮ
なる関係を満足するように両チャネル幅を設定して、回
路閾値電圧を下げるようにしたものである。
トランジスタ31とＮチャネルＭＯＳトランジスタ32のゲ
ートが共通に接続されたＣＭＯＳ反転回路であり、ＭＯ
Ｓトランジスタ31と32のチャネル幅Ｗの比によって回路
閾値電圧が調整される。すなわち、ＰチャネルＭＯＳト
ランジスタ31のチャネル幅をＷＰ、ＮチャネルＭＯＳト
ランジスタ32のチャネル幅ＷＮとしたとき、ＷＰ＜ＷＮ
なる関係を満足するように両チャネル幅を設定して、回
路閾値電圧を下げるようにしたものである。
【０００４】しかし、この回路では、ＴＴＬレベルの信
号の振幅が電源レベル（Ｖcc）まで達しないため、入力
信号が“Ｈ”レベルの場合でもＰチャネルＭＯＳトラン
ジスタ31が完全に非導通状態にはならず、電源間に貫通
電流が流れ続けてＣＭＯＳ回路特有の低消費電流という
特性が損なわれるという欠点がある。
号の振幅が電源レベル（Ｖcc）まで達しないため、入力
信号が“Ｈ”レベルの場合でもＰチャネルＭＯＳトラン
ジスタ31が完全に非導通状態にはならず、電源間に貫通
電流が流れ続けてＣＭＯＳ回路特有の低消費電流という
特性が損なわれるという欠点がある。
【０００５】図１７の（ｂ）ないし（ｄ）の各回路は、
ＰチャネルＭＯＳトランジスタ33とＮチャネルＭＯＳト
ランジスタ34とからなる反転回路において、Ｐチャネル
ＭＯＳトランジスタ33のソースのノード35と電源電圧Ｖ
ccのノードとの間に、ＭＯＳトランジスタ33のソース電
位を電源電位Ｖccよりも降下させるためのレベルシフト
素子を付加することによって回路閾値電圧を下げるよう
にしたものであり、このレベルシフト素子として（ｂ）
の回路ではＮチャネルＭＯＳトランジスタ36が、（ｃ）
の回路ではダイオード37が、また（ｄ）の回路ではバイ
ポーラ型のＮＰＮトランジスタ38がそれぞれ用いられて
いる。
ＰチャネルＭＯＳトランジスタ33とＮチャネルＭＯＳト
ランジスタ34とからなる反転回路において、Ｐチャネル
ＭＯＳトランジスタ33のソースのノード35と電源電圧Ｖ
ccのノードとの間に、ＭＯＳトランジスタ33のソース電
位を電源電位Ｖccよりも降下させるためのレベルシフト
素子を付加することによって回路閾値電圧を下げるよう
にしたものであり、このレベルシフト素子として（ｂ）
の回路ではＮチャネルＭＯＳトランジスタ36が、（ｃ）
の回路ではダイオード37が、また（ｄ）の回路ではバイ
ポーラ型のＮＰＮトランジスタ38がそれぞれ用いられて
いる。
【０００６】しかしながら、図１７の（ｂ）ないし
（ｄ）の各回路では次のような問題がある。例えば、図
１７の（ｂ）の回路の場合、ＰチャネルＭＯＳトランジ
スタ33が非導通状態から導通状態に変化する時、このＭ
ＯＳトランジスタ33のソース電位が電源電位Ｖccよりも
低い電位になっているため、この電位が電源電位Ｖccの
場合と比べて、ＭＯＳトランジスタ31のソース・ドレイ
ン間に流れる電流が抑制される。また、ＮチャネルＭＯ
Ｓトランジスタ36には電流が流れるため、ＰチャネルＭ
ＯＳトランジスタ33のソースの電位は瞬時的に接地レベ
ル近傍まで降下する。従って、入力信号が“Ｈ”レベル
から“Ｌ”レベルに変化し、出力信号が“Ｌ”レベルか
ら“Ｈ”レベルに変化する時の入出力間の信号伝搬遅延
時間が長くなるという欠点がある。
（ｄ）の各回路では次のような問題がある。例えば、図
１７の（ｂ）の回路の場合、ＰチャネルＭＯＳトランジ
スタ33が非導通状態から導通状態に変化する時、このＭ
ＯＳトランジスタ33のソース電位が電源電位Ｖccよりも
低い電位になっているため、この電位が電源電位Ｖccの
場合と比べて、ＭＯＳトランジスタ31のソース・ドレイ
ン間に流れる電流が抑制される。また、ＮチャネルＭＯ
Ｓトランジスタ36には電流が流れるため、ＰチャネルＭ
ＯＳトランジスタ33のソースの電位は瞬時的に接地レベ
ル近傍まで降下する。従って、入力信号が“Ｈ”レベル
から“Ｌ”レベルに変化し、出力信号が“Ｌ”レベルか
ら“Ｈ”レベルに変化する時の入出力間の信号伝搬遅延
時間が長くなるという欠点がある。
【０００７】さらに従来では、入力部をＰチャネル及び
ＮチャネルＭＯＳトランジスタのみで構成し、Ｐチャネ
ルＭＯＳトランジスタの閾値電圧を入力部以外のものよ
りも上げることによって入力部の回路閾値電圧を下げる
ことが行われている。しかし、この方法では製造時に使
用されるマスク数及び工程が増加し、製造価格が高価に
なるという欠点がある。また、ＰチャネルＭＯＳトラン
ジスタの閾値電圧が高いために電流が抑制され、図１７
の（ｂ）ないし（ｄ）の各従来回路の場合と同様に、入
力信号が“Ｈ”レベルから“Ｌ”レベルに変化する時に
入出力間の信号伝搬遅延時間が長くなるという欠点があ
る。
ＮチャネルＭＯＳトランジスタのみで構成し、Ｐチャネ
ルＭＯＳトランジスタの閾値電圧を入力部以外のものよ
りも上げることによって入力部の回路閾値電圧を下げる
ことが行われている。しかし、この方法では製造時に使
用されるマスク数及び工程が増加し、製造価格が高価に
なるという欠点がある。また、ＰチャネルＭＯＳトラン
ジスタの閾値電圧が高いために電流が抑制され、図１７
の（ｂ）ないし（ｄ）の各従来回路の場合と同様に、入
力信号が“Ｈ”レベルから“Ｌ”レベルに変化する時に
入出力間の信号伝搬遅延時間が長くなるという欠点があ
る。
【０００８】
【発明が解決しようとする課題】上記のように従来回路
では、低消費電流性が損なわれる、低消費電流性は損な
われないが入出力間の信号伝搬遅延時間が長くなってし
まうという問題がある。
では、低消費電流性が損なわれる、低消費電流性は損な
われないが入出力間の信号伝搬遅延時間が長くなってし
まうという問題がある。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、低消費電流性を図るこ
とができると共に入出力間の信号伝搬遅延時間が長くな
ることを防止できるＣＭＯＳ型入力回路を提供すること
にある。
されたものであり、その目的は、低消費電流性を図るこ
とができると共に入出力間の信号伝搬遅延時間が長くな
ることを防止できるＣＭＯＳ型入力回路を提供すること
にある。
【００１０】
【課題を解決するための手段】この発明のＣＭＯＳ型入
力回路は、Ｐチャネル及びＮチャネルＭＯＳトランジス
タを用いて構成された入力回路部と、上記入力回路部内
のＰチャネルもしくはＮチャネルＭＯＳトランジスタの
ソースと電源との間に挿入され、ＰチャネルもしくはＮ
チャネルＭＯＳトランジスタのソース電位を電源電位か
らシフトさせる電位シフト手段と、上記電位シフト手段
に並列に設けられ、上記電位シフト手段によりそのソー
ス電位がシフトされるＭＯＳトランジスタがスイッチ動
作する際に、スイッチ動作の初期では導通し、スイッチ
動作の終了後には非導通状態になるスイッチ手段とを具
備したことを特徴とする。
力回路は、Ｐチャネル及びＮチャネルＭＯＳトランジス
タを用いて構成された入力回路部と、上記入力回路部内
のＰチャネルもしくはＮチャネルＭＯＳトランジスタの
ソースと電源との間に挿入され、ＰチャネルもしくはＮ
チャネルＭＯＳトランジスタのソース電位を電源電位か
らシフトさせる電位シフト手段と、上記電位シフト手段
に並列に設けられ、上記電位シフト手段によりそのソー
ス電位がシフトされるＭＯＳトランジスタがスイッチ動
作する際に、スイッチ動作の初期では導通し、スイッチ
動作の終了後には非導通状態になるスイッチ手段とを具
備したことを特徴とする。
【００１１】
【作用】入力回路部内のＰチャネルＭＯＳトランジスタ
がスイッチ動作する際に、スイッチ動作の初期ではスイ
ッチ手段が導通してＰチャネルＭＯＳトランジスタのソ
ース電位が電源電位に設定され、スイッチ動作の終了後
にはスイッチ手段が非導通状態になる。
がスイッチ動作する際に、スイッチ動作の初期ではスイ
ッチ手段が導通してＰチャネルＭＯＳトランジスタのソ
ース電位が電源電位に設定され、スイッチ動作の終了後
にはスイッチ手段が非導通状態になる。
【００１２】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１３】図１はこの発明のＣＭＯＳ型入力回路の第
１の実施例に係る構成を示している。この実施例回路は
ＴＴＬレベルの入力信号を反転してＣＭＯＳレベルで出
力する反転機能を有するものであり、各ゲートが入力ノ
ード11に接続され、各ドレインが出力ノード12に接続さ
れたＰチャネルＭＯＳトランジスタ13及びＮチャネルＭ
ＯＳトランジスタ14からなる入力回路部15と、正極性の
電圧Ｖccが供給される電源ノードと上記入力回路部15内
のＰチャネルＭＯＳトランジスタ13のソースのノード16
との間にソース・ドレイン間が挿入され、ゲートが電源
ノードに接続されたレベルシフト用のＮチャネルＭＯＳ
トランジスタ17と、上記電源ノードと上記ノード16との
間にソース・ドレイン間が挿入され、ゲートが上記出力
ノード12に接続され、スイッチ素子として作用するＰチ
ャネルＭＯＳトランジスタ18とから構成されている。
１の実施例に係る構成を示している。この実施例回路は
ＴＴＬレベルの入力信号を反転してＣＭＯＳレベルで出
力する反転機能を有するものであり、各ゲートが入力ノ
ード11に接続され、各ドレインが出力ノード12に接続さ
れたＰチャネルＭＯＳトランジスタ13及びＮチャネルＭ
ＯＳトランジスタ14からなる入力回路部15と、正極性の
電圧Ｖccが供給される電源ノードと上記入力回路部15内
のＰチャネルＭＯＳトランジスタ13のソースのノード16
との間にソース・ドレイン間が挿入され、ゲートが電源
ノードに接続されたレベルシフト用のＮチャネルＭＯＳ
トランジスタ17と、上記電源ノードと上記ノード16との
間にソース・ドレイン間が挿入され、ゲートが上記出力
ノード12に接続され、スイッチ素子として作用するＰチ
ャネルＭＯＳトランジスタ18とから構成されている。
【００１４】上記構成でなる入力回路では、入力回路部
15内のＰチャネルＭＯＳトランジスタ13のソースのノー
ド16と電源ノードとの間にレベルシフト用のＮチャネル
ＭＯＳトランジスタ17のソース・ドレイン間が挿入され
ているので、ＰチャネルＭＯＳトランジスタ13のソース
のノード16の電位が電源電位Ｖccよりも降下し、回路閾
値電圧は通常のＣＭＯＳ反転回路と比べて下がり、ＴＴ
Ｌレベルに適合したものとなっている。
15内のＰチャネルＭＯＳトランジスタ13のソースのノー
ド16と電源ノードとの間にレベルシフト用のＮチャネル
ＭＯＳトランジスタ17のソース・ドレイン間が挿入され
ているので、ＰチャネルＭＯＳトランジスタ13のソース
のノード16の電位が電源電位Ｖccよりも降下し、回路閾
値電圧は通常のＣＭＯＳ反転回路と比べて下がり、ＴＴ
Ｌレベルに適合したものとなっている。
【００１５】一方、いま、入力ノード11に供給される入
力信号ＩＮが“Ｈ”レベルになっているとき、入力回路
部15内ではＰチャネルＭＯＳトランジスタ13は非導通状
態、ＮチャネルＭＯＳトランジスタ14は導通状態となっ
ており、出力ノード12における出力信号ＯＵＴは“Ｌ”
レベルになっている。このとき、“Ｌ”レベルの出力信
号ＯＵＴがゲートに入力するＰチャネルＭＯＳトランジ
スタ18は導通状態となっている。従って、このとき、Ｐ
チャネルＭＯＳトランジスタ13のソースのノード16の電
位は電源電位Ｖccまで上昇し、安定している。
力信号ＩＮが“Ｈ”レベルになっているとき、入力回路
部15内ではＰチャネルＭＯＳトランジスタ13は非導通状
態、ＮチャネルＭＯＳトランジスタ14は導通状態となっ
ており、出力ノード12における出力信号ＯＵＴは“Ｌ”
レベルになっている。このとき、“Ｌ”レベルの出力信
号ＯＵＴがゲートに入力するＰチャネルＭＯＳトランジ
スタ18は導通状態となっている。従って、このとき、Ｐ
チャネルＭＯＳトランジスタ13のソースのノード16の電
位は電源電位Ｖccまで上昇し、安定している。
【００１６】次に入力信号ＩＮが“Ｈ”レベルから
“Ｌ”レベルに反転すると、ＰチャネルＭＯＳトランジ
スタ13は導通し、ＮチャネルＭＯＳトランジスタ14は非
導通状態に変化する。このとき、ノード16の電位は予め
Ｖccになっているため、ＭＯＳトランジスタ13には、ノ
ード16の電位がＶccよりも低下している場合に比べて大
きな値の電流が流れる。従って、出力ノード12の電位は
急速に“Ｈ”レベルに向かって上昇し、入力信号ＩＮが
変化してから出力信号ＯＵＴが変化するまでの入出力間
の信号伝搬遅延時間を短縮することができる。そして、
出力ノード12の電位がある程度上昇すると、Ｐチャネル
ＭＯＳトランジスタ18が導通状態が非導通状態に順次変
化する。そして、ＰチャネルＭＯＳトランジスタ18の非
導通後はＮチャネルＭＯＳトランジスタ17を介してノー
ド16の充電が行われる。
“Ｌ”レベルに反転すると、ＰチャネルＭＯＳトランジ
スタ13は導通し、ＮチャネルＭＯＳトランジスタ14は非
導通状態に変化する。このとき、ノード16の電位は予め
Ｖccになっているため、ＭＯＳトランジスタ13には、ノ
ード16の電位がＶccよりも低下している場合に比べて大
きな値の電流が流れる。従って、出力ノード12の電位は
急速に“Ｈ”レベルに向かって上昇し、入力信号ＩＮが
変化してから出力信号ＯＵＴが変化するまでの入出力間
の信号伝搬遅延時間を短縮することができる。そして、
出力ノード12の電位がある程度上昇すると、Ｐチャネル
ＭＯＳトランジスタ18が導通状態が非導通状態に順次変
化する。そして、ＰチャネルＭＯＳトランジスタ18の非
導通後はＮチャネルＭＯＳトランジスタ17を介してノー
ド16の充電が行われる。
【００１７】図２は上記実施例回路において、入力信号
ＩＮが“Ｈ”レベルから“Ｌ”レベルに変化した後に出
力信号ＯＵＴが“Ｌ”レベルから“Ｈ”レベルに変化す
る際の各信号波形を示し、出力信号ＯＵＴ１はこの実施
例の場合のものであり、出力信号ＯＵＴ２は前記図１７
の（ｂ）ないし（ｄ）の従来回路の場合のものである。
図示のように出力信号ＯＵＴ１の電位が変化し始める時
期は、従来回路における出力信号ＯＵＴ２の電位が変化
し始める時期よりも早くなっており、入出力間の信号伝
搬遅延時間が従来よりも改善されている。
ＩＮが“Ｈ”レベルから“Ｌ”レベルに変化した後に出
力信号ＯＵＴが“Ｌ”レベルから“Ｈ”レベルに変化す
る際の各信号波形を示し、出力信号ＯＵＴ１はこの実施
例の場合のものであり、出力信号ＯＵＴ２は前記図１７
の（ｂ）ないし（ｄ）の従来回路の場合のものである。
図示のように出力信号ＯＵＴ１の電位が変化し始める時
期は、従来回路における出力信号ＯＵＴ２の電位が変化
し始める時期よりも早くなっており、入出力間の信号伝
搬遅延時間が従来よりも改善されている。
【００１８】また、この実施例回路では、各ＭＯＳトラ
ンジスタのチャネル幅を、前記図１７の（ａ）に示す従
来回路のように極端に差が出るように設定する必要がな
いため、電源間に貫通電流が流れ続けることがなくな
り、ＣＭＯＳ回路特有の低消費電流性を維持することが
できる。
ンジスタのチャネル幅を、前記図１７の（ａ）に示す従
来回路のように極端に差が出るように設定する必要がな
いため、電源間に貫通電流が流れ続けることがなくな
り、ＣＭＯＳ回路特有の低消費電流性を維持することが
できる。
【００１９】図３はこの発明の第２の実施例を示し、こ
の発明を反転機能を有するものに実施した場合である。
この実施例回路が上記図１のものと異なっている箇所
は、レベルシフト素子として使用されている前記Ｎチャ
ネルＭＯＳトランジスタ17の代わりにダイオード19を用
いた点であり、それ以外は同じであるため説明は省略す
る。
の発明を反転機能を有するものに実施した場合である。
この実施例回路が上記図１のものと異なっている箇所
は、レベルシフト素子として使用されている前記Ｎチャ
ネルＭＯＳトランジスタ17の代わりにダイオード19を用
いた点であり、それ以外は同じであるため説明は省略す
る。
【００２０】図４はこの発明の第３の実施例を示し、こ
の発明を反転機能を有するものに実施した場合である。
この実施例回路が上記図１のものと異なっている箇所
は、レベルシフト素子として使用されている前記Ｎチャ
ネルＭＯＳトランジスタ17の代わりにＮＰＮ型のバイポ
ーラトランジスタ20を用いた点であり、それ以外は同じ
であるため説明は省略する。
の発明を反転機能を有するものに実施した場合である。
この実施例回路が上記図１のものと異なっている箇所
は、レベルシフト素子として使用されている前記Ｎチャ
ネルＭＯＳトランジスタ17の代わりにＮＰＮ型のバイポ
ーラトランジスタ20を用いた点であり、それ以外は同じ
であるため説明は省略する。
【００２１】図５は上記第１の実施例回路の第１の変形
例回路を示している。上記第１の実施例回路は信号反転
機能を有するものであったが、この変形例回路は入力信
号がＩＮ１とＩＮ２の２つからなり、両信号のＮＡＮＤ
論理をとるＮＡＮＤ型の入力回路部15を用いるようにし
たものである。すなわち、入力回路部15はそれぞれ２個
のＰチャネルＭＯＳトランジスタ21，22及びＮチャネル
ＭＯＳトランジスタ23，24で構成されている。上記２個
のＰチャネルＭＯＳトランジスタ21，22のソース・ドレ
イン間がノード16と出力ノード12との間に並列に挿入さ
れており、ＭＯＳトランジスタ21のゲートは一方の入力
信号ＩＮ１が供給される入力ノード11Ａに、ＭＯＳトラ
ンジスタ22のゲートは他方の入力信号ＩＮ２が供給され
る入力ノード11Ｂにそれぞれ接続されている。また、２
個のＮチャネルＭＯＳトランジスタ23，24のドレイン・
ソース間が出力ノード12と接地電圧が供給される接地ノ
ードとの間に直列に挿入されており、ＭＯＳトランジス
タ23のゲートは入力ノード11Ｂに、ＭＯＳトランジスタ
24のゲートは入力ノード11Ａにそれぞれ接続されてい
る。
例回路を示している。上記第１の実施例回路は信号反転
機能を有するものであったが、この変形例回路は入力信
号がＩＮ１とＩＮ２の２つからなり、両信号のＮＡＮＤ
論理をとるＮＡＮＤ型の入力回路部15を用いるようにし
たものである。すなわち、入力回路部15はそれぞれ２個
のＰチャネルＭＯＳトランジスタ21，22及びＮチャネル
ＭＯＳトランジスタ23，24で構成されている。上記２個
のＰチャネルＭＯＳトランジスタ21，22のソース・ドレ
イン間がノード16と出力ノード12との間に並列に挿入さ
れており、ＭＯＳトランジスタ21のゲートは一方の入力
信号ＩＮ１が供給される入力ノード11Ａに、ＭＯＳトラ
ンジスタ22のゲートは他方の入力信号ＩＮ２が供給され
る入力ノード11Ｂにそれぞれ接続されている。また、２
個のＮチャネルＭＯＳトランジスタ23，24のドレイン・
ソース間が出力ノード12と接地電圧が供給される接地ノ
ードとの間に直列に挿入されており、ＭＯＳトランジス
タ23のゲートは入力ノード11Ｂに、ＭＯＳトランジスタ
24のゲートは入力ノード11Ａにそれぞれ接続されてい
る。
【００２２】この変形例回路の場合、２つの入力信号Ｉ
Ｎ１，ＩＮ２のいずれか一方が“Ｌ”レベルになり、出
力ノード12の電位が上昇する際に、予めＰチャネルＭＯ
Ｓトランジスタ18によってノード16の電位が電源電位Ｖ
ccに設定されているため、前記図１の実施例の場合と同
様に、出力ノード12の電位が急速に“Ｈ”レベルに向か
って上昇する。
Ｎ１，ＩＮ２のいずれか一方が“Ｌ”レベルになり、出
力ノード12の電位が上昇する際に、予めＰチャネルＭＯ
Ｓトランジスタ18によってノード16の電位が電源電位Ｖ
ccに設定されているため、前記図１の実施例の場合と同
様に、出力ノード12の電位が急速に“Ｈ”レベルに向か
って上昇する。
【００２３】図６は上記第１の実施例回路の第２の変形
例回路を示している。この変形例回路は、入力信号がＩ
Ｎ１とＩＮ２の２つからなり、両信号のＮＯＲ論理をと
るＮＯＲ型の入力回路部15を用いるようにしたものであ
る。すなわち、入力回路部15は上記図５の場合と同様に
それぞれ２個のＰチャネルＭＯＳトランジスタ21，22及
びＮチャネルＭＯＳトランジスタ23，24で構成されてい
るが、図５の場合と異なり、上記２個のＰチャネルＭＯ
Ｓトランジスタ25，26のソース・ドレイン間がノード16
と出力ノード12との間に直列に挿入され、かつ２個のＮ
チャネルＭＯＳトランジスタ23，24のドレイン・ソース
間が出力ノード12と接地ノードとの間に並列に挿入され
ている。
例回路を示している。この変形例回路は、入力信号がＩ
Ｎ１とＩＮ２の２つからなり、両信号のＮＯＲ論理をと
るＮＯＲ型の入力回路部15を用いるようにしたものであ
る。すなわち、入力回路部15は上記図５の場合と同様に
それぞれ２個のＰチャネルＭＯＳトランジスタ21，22及
びＮチャネルＭＯＳトランジスタ23，24で構成されてい
るが、図５の場合と異なり、上記２個のＰチャネルＭＯ
Ｓトランジスタ25，26のソース・ドレイン間がノード16
と出力ノード12との間に直列に挿入され、かつ２個のＮ
チャネルＭＯＳトランジスタ23，24のドレイン・ソース
間が出力ノード12と接地ノードとの間に並列に挿入され
ている。
【００２４】この変形例回路の場合、２つの入力信号Ｉ
Ｎ１，ＩＮ２が共に“Ｌ”レベルになり、出力ノード12
の電位が上昇する際に、予めＰチャネルＭＯＳトランジ
スタ18によってノード16の電位が電源電位Ｖccに設定さ
れているため、前記図１の実施例の場合と同様に、出力
ノード12の電位が急速に“Ｈ”レベルに向かって上昇す
る。
Ｎ１，ＩＮ２が共に“Ｌ”レベルになり、出力ノード12
の電位が上昇する際に、予めＰチャネルＭＯＳトランジ
スタ18によってノード16の電位が電源電位Ｖccに設定さ
れているため、前記図１の実施例の場合と同様に、出力
ノード12の電位が急速に“Ｈ”レベルに向かって上昇す
る。
【００２５】図７は上記第１の実施例回路の第３の変形
例回路を示している。この変形例回路は、多入力のＮＡ
ＮＤ論理をとる入力回路部15を用いるようにしたもので
ある。すなわち、入力回路部15には、ソース・ドレイン
間が並列接続され、各ゲートが複数の各入力ノードにそ
れぞれ接続されたＰチャネルＭＯＳトランジスタ25，2
5，…と、ソース・ドレイン間が直列接続され、各ゲー
トが複数の各入力ノードにそれぞれ接続されたＮチャネ
ルＭＯＳトランジスタ26，26，…とから構成されてい
る。
例回路を示している。この変形例回路は、多入力のＮＡ
ＮＤ論理をとる入力回路部15を用いるようにしたもので
ある。すなわち、入力回路部15には、ソース・ドレイン
間が並列接続され、各ゲートが複数の各入力ノードにそ
れぞれ接続されたＰチャネルＭＯＳトランジスタ25，2
5，…と、ソース・ドレイン間が直列接続され、各ゲー
トが複数の各入力ノードにそれぞれ接続されたＮチャネ
ルＭＯＳトランジスタ26，26，…とから構成されてい
る。
【００２６】図８は上記第１の実施例回路の第４の変形
例回路を示している。この変形例回路は、多入力のＮＯ
Ｒ論理をとる入力回路部15を用いるようにしたものであ
る。すなわち、入力回路部15には、ソース・ドレイン間
が直列接続され、各ゲートが複数の各入力ノードにそれ
ぞれ接続されたＰチャネルＭＯＳトランジスタ25，25，
…と、ソース・ドレイン間が並列接続され、各ゲートが
複数の各入力ノードにそれぞれ接続されたＮチャネルＭ
ＯＳトランジスタ26，26，…とから構成されている。
例回路を示している。この変形例回路は、多入力のＮＯ
Ｒ論理をとる入力回路部15を用いるようにしたものであ
る。すなわち、入力回路部15には、ソース・ドレイン間
が直列接続され、各ゲートが複数の各入力ノードにそれ
ぞれ接続されたＰチャネルＭＯＳトランジスタ25，25，
…と、ソース・ドレイン間が並列接続され、各ゲートが
複数の各入力ノードにそれぞれ接続されたＮチャネルＭ
ＯＳトランジスタ26，26，…とから構成されている。
【００２７】図９ないし図１２はそれぞれ図３に示すこ
の発明の第２の実施例回路の第１ないし第４の各変形例
回路を示している。これらの各変形例回路は、前記図５
ないし図８と同様の変形を図３の第２の実施例回路に施
したものであるため、図５ないし図８と対応する箇所に
は同じ符合を付してその説明は省略する。
の発明の第２の実施例回路の第１ないし第４の各変形例
回路を示している。これらの各変形例回路は、前記図５
ないし図８と同様の変形を図３の第２の実施例回路に施
したものであるため、図５ないし図８と対応する箇所に
は同じ符合を付してその説明は省略する。
【００２８】図１３ないし図１６はそれぞれ図４に示す
この発明の第３の実施例回路の第１ないし第４の各変形
例回路を示している。これらの各変形例回路も、前記図
５ないし図８と同様の変形を図４の第３の実施例回路に
施したものであるため、図５ないし図８と対応する箇所
には同じ符合を付してその説明は省略する。
この発明の第３の実施例回路の第１ないし第４の各変形
例回路を示している。これらの各変形例回路も、前記図
５ないし図８と同様の変形を図４の第３の実施例回路に
施したものであるため、図５ないし図８と対応する箇所
には同じ符合を付してその説明は省略する。
【００２９】なお、この発明は上記各実施例又は変形例
に限定されるものではなく、種々の変形が可能であるこ
とはいうまでもない。例えば上記実施例では、レベルシ
フト素子によって入力回路部15内のＰチャネルＭＯＳト
ランジスタのソース電位を電源電位Ｖccからシフトする
場合について説明したが、これは入力回路部15内のＮチ
ャネルＭＯＳトランジスタのソースと接地ノードとの間
にレベルシフト素子を設けて、接地電位側のソース電位
をレベルシフトするような入力回路にこの発明を適用す
ることができることはもちろんである。
に限定されるものではなく、種々の変形が可能であるこ
とはいうまでもない。例えば上記実施例では、レベルシ
フト素子によって入力回路部15内のＰチャネルＭＯＳト
ランジスタのソース電位を電源電位Ｖccからシフトする
場合について説明したが、これは入力回路部15内のＮチ
ャネルＭＯＳトランジスタのソースと接地ノードとの間
にレベルシフト素子を設けて、接地電位側のソース電位
をレベルシフトするような入力回路にこの発明を適用す
ることができることはもちろんである。
【００３０】
【発明の効果】以上説明したようにこの発明によれば、
低消費電流性を図ることができると共に入出力間の信号
伝搬遅延時間が長くなることを防止できるＣＭＯＳ型入
力回路を提供することができる。
低消費電流性を図ることができると共に入出力間の信号
伝搬遅延時間が長くなることを防止できるＣＭＯＳ型入
力回路を提供することができる。
【図１】この発明の第１の実施例回路の回路図。
【図２】第１の実施例回路における信号波形図。
【図３】この発明の第２の実施例回路の回路図。
【図４】この発明の第３の実施例回路の回路図。
【図５】第１の実施例の第１の変形例回路の回路図。
【図６】第１の実施例の第２の変形例回路の回路図。
【図７】第１の実施例の第３の変形例回路の回路図。
【図８】第１の実施例の第４の変形例回路の回路図。
【図９】第２の実施例の第１の変形例回路の回路図。
【図１０】第２の実施例の第２の変形例回路の回路図。
【図１１】第２の実施例の第３の変形例回路の回路図。
【図１２】第２の実施例の第４の変形例回路の回路図。
【図１３】第３の実施例の第１の変形例回路の回路図。
【図１４】第３の実施例の第２の変形例回路の回路図。
【図１５】第３の実施例の第３の変形例回路の回路図。
【図１６】第３の実施例の第４の変形例回路の回路図。
【図１７】従来回路の回路図。
11，11Ａ，11Ｂ…入力ノード、12，12Ａ，12Ｂ…出力ノ
ード、13，21，22，25…ＰチャネルＭＯＳトランジス
タ、14，23，24，26…ＮチャネルＭＯＳトランジスタ、
15…入力回路部、16…ノード、17…レベルシフト用のＮ
チャネルＭＯＳトランジスタ、18…スイッチ素子として
作用するＰチャネルＭＯＳトランジスタ、19…ダイオー
ド、20…ＮＰＮ型のバイポーラトランジスタ、
ード、13，21，22，25…ＰチャネルＭＯＳトランジス
タ、14，23，24，26…ＮチャネルＭＯＳトランジスタ、
15…入力回路部、16…ノード、17…レベルシフト用のＮ
チャネルＭＯＳトランジスタ、18…スイッチ素子として
作用するＰチャネルＭＯＳトランジスタ、19…ダイオー
ド、20…ＮＰＮ型のバイポーラトランジスタ、
フロントページの続き (72)発明者 茂原 宏 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0185
Claims (11)
- 【請求項１】 Ｐチャネル及びＮチャネルＭＯＳトラン
ジスタを用いて構成された入力回路部と、 上記入力回路部内のＰチャネルもしくはＮチャネルＭＯ
Ｓトランジスタのソースと電源との間に挿入され、Ｐチ
ャネルもしくはＮチャネルＭＯＳトランジスタのソース
電位を電源電位からシフトさせる電位シフト手段と、 上記電位シフト手段に並列に設けられ、上記電位シフト
手段によりそのソース電位がシフトされるＭＯＳトラン
ジスタがスイッチ動作する際に、スイッチ動作の初期で
は導通し、スイッチ動作の終了後には非導通状態になる
スイッチ手段とを具備したことを特徴とするＣＭＯＳ型
入力回路。 - 【請求項２】 前記スイッチ手段の動作が前記入力回路
部の出力信号に基づいて制御される請求項１に記載のＣ
ＭＯＳ型入力回路。 - 【請求項３】 前記電位シフト手段がＭＯＳトランジス
タで構成されている請求項１に記載のＣＭＯＳ型入力回
路。 - 【請求項４】 前記電位シフト手段がダイオードで構成
されている請求項１に記載のＣＭＯＳ型入力回路。 - 【請求項５】 前記電位シフト手段がバイポーラトラン
ジスタで構成されている請求項１に記載のＣＭＯＳ型入
力回路。 - 【請求項６】 前記スイッチ手段が、ゲートが前記入力
回路部の出力端に接続されたＭＯＳトランジスタで構成
されている請求項２に記載のＣＭＯＳ型入力回路。 - 【請求項７】 Ｐチャネル及びＮチャネルＭＯＳトラン
ジスタを用いて構成された入力回路部と、 上記入力回路部内のＰチャネルＭＯＳトランジスタのソ
ースと電源との間に挿入され、このＰチャネルＭＯＳト
ランジスタのソース電位を電源電位からシフトさせる電
位シフト手段と、 上記電位シフト手段に並列に設けられ、上記電位シフト
手段によりそのソース電位がシフトされるＰチャネルＭ
ＯＳトランジスタがスイッチ動作する際に、スイッチ動
作の初期では導通し、スイッチ動作の終了後には非導通
状態になるＰチャネルＭＯＳトランジスタで構成された
スイッチ手段とを具備したことを特徴とするＣＭＯＳ型
入力回路。 - 【請求項８】 前記電位シフト手段がＭＯＳトランジス
タで構成されている請求項７に記載のＣＭＯＳ型入力回
路。 - 【請求項９】 前記電位シフト手段がダイオードで構成
されている請求項７に記載のＣＭＯＳ型入力回路。 - 【請求項１０】 前記電位シフト手段がバイポーラトラ
ンジスタで構成されている請求項７に記載のＣＭＯＳ型
入力回路。 - 【請求項１１】 前記スイッチ手段を構成するＰチャネ
ルＭＯＳトランジスタのゲートが前記入力回路部の出力
端に接続されている請求項７に記載のＣＭＯＳ型入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316404A JP3071911B2 (ja) | 1991-11-29 | 1991-11-29 | Ｃｍｏｓ型入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316404A JP3071911B2 (ja) | 1991-11-29 | 1991-11-29 | Ｃｍｏｓ型入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152929A JPH05152929A (ja) | 1993-06-18 |
| JP3071911B2 true JP3071911B2 (ja) | 2000-07-31 |
Family
ID=18076700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3316404A Expired - Lifetime JP3071911B2 (ja) | 1991-11-29 | 1991-11-29 | Ｃｍｏｓ型入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071911B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378943A (en) * | 1993-04-20 | 1995-01-03 | International Business Machines Corporation | Low power interface circuit |
| US7119578B2 (en) | 2003-11-24 | 2006-10-10 | International Business Machines Corp. | Single supply level converter |
-
1991
- 1991-11-29 JP JP3316404A patent/JP3071911B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152929A (ja) | 1993-06-18 |
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