JPS6337716A - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
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- JPS6337716A JPS6337716A JP61181613A JP18161386A JPS6337716A JP S6337716 A JPS6337716 A JP S6337716A JP 61181613 A JP61181613 A JP 61181613A JP 18161386 A JP18161386 A JP 18161386A JP S6337716 A JPS6337716 A JP S6337716A
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- mosfets
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- 230000005684 electric field Effects 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 241001237071 Chitoria Species 0.000 description 1
- 101150015217 FET4 gene Proteins 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯＳ Ｆ Ｅ Ｔ集積回路で用いられるゲ
ート回路に関する。
ート回路に関する。
（従来の技術）
ＭＯＳ Ｆ Ｅ Ｔ集積回路が高密度化されるにつれ、
それを構成するＭＯＳＦＥＴし微細になってきた。
それを構成するＭＯＳＦＥＴし微細になってきた。
それに伴ない、いわゆるホットキトリア効果が問題にな
ってきた。これは素子内の電界が強まることによって、
ＭＯＳＦＥＴの信頼性が低下するものである。この効果
を抑えるためには、電源電圧を下げ電界を弱めれば良い
が、集積回路を↑［１込む装δ内でそのような特殊な電
源電圧を用意しにくい等の種々の理由で実行が難がしい
・この為・電源電圧を下げずにホットキャリア効果を回
路的に抑制する方法として、第２図に示すものが提案さ
れている（日経マイクロデバイス１９８５年夏号４８頁
）。
ってきた。これは素子内の電界が強まることによって、
ＭＯＳＦＥＴの信頼性が低下するものである。この効果
を抑えるためには、電源電圧を下げ電界を弱めれば良い
が、集積回路を↑［１込む装δ内でそのような特殊な電
源電圧を用意しにくい等の種々の理由で実行が難がしい
・この為・電源電圧を下げずにホットキャリア効果を回
路的に抑制する方法として、第２図に示すものが提案さ
れている（日経マイクロデバイス１９８５年夏号４８頁
）。
第２図に於て、ＭＯＳＦＥＴ２１はＮチャネルであり、
ゲート電極に接続された電源２４の電位により常に導通
するようにバイアスされている。
ゲート電極に接続された電源２４の電位により常に導通
するようにバイアスされている。
ＭＯＳＦＥＴ２２はＮチャネルであり、ゲート電極が入
力端子１３に接続されており、入力端子１３に印加され
る入力により導通したり遮断したりし、出力端子］４上
の出力はＭＯＳＦＥＴ２２の状態により変化する。この
回路によると、出力端子１４と電源ＶＳＳとの間の電圧
がＭＯＳＦＥＴ２１と２２により分割され、ＭＯＳＦＥ
Ｔ２１及び２２の各々のソース・ドレイン間には大きな
電圧は加わらず、従ってＭＯＳＦＥＴ内の電界が低く抑
えられ、ホットキャリア効果を抑制できる。
力端子１３に接続されており、入力端子１３に印加され
る入力により導通したり遮断したりし、出力端子］４上
の出力はＭＯＳＦＥＴ２２の状態により変化する。この
回路によると、出力端子１４と電源ＶＳＳとの間の電圧
がＭＯＳＦＥＴ２１と２２により分割され、ＭＯＳＦＥ
Ｔ２１及び２２の各々のソース・ドレイン間には大きな
電圧は加わらず、従ってＭＯＳＦＥＴ内の電界が低く抑
えられ、ホットキャリア効果を抑制できる。
（発明が解決しようとする問題点）
しかしながら、第２図の回路には、実用上次の問題点が
ある。
ある。
第１に、出力端子１４に接続された負荷客用をＭＯＳＦ
ＥＴ２１と２２を通して放電する際に、ＭＯＳＦＥＴ２
１が無く出力端子１４が直接ＭＯ８ＦＥＴ２２のドレイ
ン電極に接続されている場合に比較し、動作速度が遅く
なる。第２に、回路の状態が変化する時に、ＭＯＳＦＥ
Ｔ２１と２２の各電極に過渡的に加わる電位は、出力端
子１４に接続される負荷容ωの大きざと、入力端子１３
に印加される入力の波形の複雑な関数であり、第２図の
回路はどのような場合に対しても電界を充分小さく抑え
ることを保証するものではない。
ＥＴ２１と２２を通して放電する際に、ＭＯＳＦＥＴ２
１が無く出力端子１４が直接ＭＯ８ＦＥＴ２２のドレイ
ン電極に接続されている場合に比較し、動作速度が遅く
なる。第２に、回路の状態が変化する時に、ＭＯＳＦＥ
Ｔ２１と２２の各電極に過渡的に加わる電位は、出力端
子１４に接続される負荷容ωの大きざと、入力端子１３
に印加される入力の波形の複雑な関数であり、第２図の
回路はどのような場合に対しても電界を充分小さく抑え
ることを保証するものではない。
本発明はこの点に鑑み、電源電圧を下げることなくホッ
トキレリア効果を抑制し、かつ動作速度も低下せず、ど
のような場合にもＭＯＳＦＥＴ内の電界が充分小ざいこ
とを原理的に保証する、ゲート回路を提供することを目
的とする。
トキレリア効果を抑制し、かつ動作速度も低下せず、ど
のような場合にもＭＯＳＦＥＴ内の電界が充分小ざいこ
とを原理的に保証する、ゲート回路を提供することを目
的とする。
（問題点を解決するための手段）
本発明が前述の問題点を解決するために提供する手段は
、ソース電極を第１の電源に接続しゲート電極を第２の
電源に接続した第１の導電型の第１のＭＯＳ Ｆ Ｅ
Ｔと、ドレイン電極を前記第１のＭＯＳＦＥＴのドレイ
ン電極に接続しゲート電極を第３の電源に接続した第２
の導電型の第２のＭＯＳＦＥＴと、ソース電極を前記第
２のＭＯＳ ＦＥ下のソース電極に接続しゲートＮ極を
入力端子に接続しドレイン電極を出力端子に接続した前
記第１の導電型の第３のＭＯＳＦＥＴと、ドレイン電極
を前記出力端子に接続しゲート電極を前記入力端子に接
続した前記第２の導電型の第４のＭＯＳＦＥＴと、ソー
ス電極を前記第４のＭＯＳＦＥＴのソース電極に接続し
ゲート電極を第４の電源に接続した前記第１の導電型の
第５のＭＯＳＦＥＴと、ドレイン電極を前記第５のＭＯ
ＳＦＥＴのドレイン電極に接続しゲート電極を第５の電
源に接続しソース電極を第６の電源に接続した前記第２
の導電型の第６のＭ″０３ＦＥＴとを具備し、前記第１
の導電型と前記第２の導電型が互いに逆導電型であるこ
とを特徴とするゲート回路である。
、ソース電極を第１の電源に接続しゲート電極を第２の
電源に接続した第１の導電型の第１のＭＯＳ Ｆ Ｅ
Ｔと、ドレイン電極を前記第１のＭＯＳＦＥＴのドレイ
ン電極に接続しゲート電極を第３の電源に接続した第２
の導電型の第２のＭＯＳＦＥＴと、ソース電極を前記第
２のＭＯＳ ＦＥ下のソース電極に接続しゲートＮ極を
入力端子に接続しドレイン電極を出力端子に接続した前
記第１の導電型の第３のＭＯＳＦＥＴと、ドレイン電極
を前記出力端子に接続しゲート電極を前記入力端子に接
続した前記第２の導電型の第４のＭＯＳＦＥＴと、ソー
ス電極を前記第４のＭＯＳＦＥＴのソース電極に接続し
ゲート電極を第４の電源に接続した前記第１の導電型の
第５のＭＯＳＦＥＴと、ドレイン電極を前記第５のＭＯ
ＳＦＥＴのドレイン電極に接続しゲート電極を第５の電
源に接続しソース電極を第６の電源に接続した前記第２
の導電型の第６のＭ″０３ＦＥＴとを具備し、前記第１
の導電型と前記第２の導電型が互いに逆導電型であるこ
とを特徴とするゲート回路である。
（実施例）
次に実施例を挙げ本発明を一層詳しく説明する。
第１図は本発明の一実施例を示す回路図である。
この実施例に於いてＭＯＳＦＥＴ１，３．５はＰチャネ
ル素子であり、ＭＯＳＦＥＴ２．４．６はＮチトネル素
子である。まず入力端子１３に印加されている電位が低
レベルであり、ＭＯＳＦＥＴ３が導通し、ＭＯＳＦＥＴ
４が遮断している状態から、入力端子１３の電位が高レ
ベルに変化しＭＯＳＦＥＴ３が遮断し、ＭＯＳＦＥＴ４
が導通した場合を考える。この時、出力端子１４がらＭ
ＯＳＦＥＴ４と５と６を通して電源ＶＳＳに電流が流れ
、出力端子１４の電位が下がっていく。ＭＯＳＦＥＴ５
のゲート電極には一定電位Ｖ２が印加されており、ＭＯ
ＳＦＥＴ５の閾値電圧をＶＴＰとすると、接続点１６の
電位がＶ２＋ＶＴＰに達するとＭＯＳ Ｆ Ｅ Ｔ ５
が遮断し、接続点１６の電位はＶ ２ ＋Ｖ ＴＰ以下
には下がらない。従って出力端子１４の電位はＶ２ 十
ＶＴＰ以下には下がらない。また、ＭＯＳＦＥＴ６のゲ
ート電極は一定電位の電源１２に接続されていて、この
為ドレイン電流は常に一定である。従って、出力端子１
４の電位が下がって行く過程に於いて、流れる電流は一
定であり、これはまたＭＯＳＦＥＴ５の有無にかかわら
ない。
ル素子であり、ＭＯＳＦＥＴ２．４．６はＮチトネル素
子である。まず入力端子１３に印加されている電位が低
レベルであり、ＭＯＳＦＥＴ３が導通し、ＭＯＳＦＥＴ
４が遮断している状態から、入力端子１３の電位が高レ
ベルに変化しＭＯＳＦＥＴ３が遮断し、ＭＯＳＦＥＴ４
が導通した場合を考える。この時、出力端子１４がらＭ
ＯＳＦＥＴ４と５と６を通して電源ＶＳＳに電流が流れ
、出力端子１４の電位が下がっていく。ＭＯＳＦＥＴ５
のゲート電極には一定電位Ｖ２が印加されており、ＭＯ
ＳＦＥＴ５の閾値電圧をＶＴＰとすると、接続点１６の
電位がＶ２＋ＶＴＰに達するとＭＯＳ Ｆ Ｅ Ｔ ５
が遮断し、接続点１６の電位はＶ ２ ＋Ｖ ＴＰ以下
には下がらない。従って出力端子１４の電位はＶ２ 十
ＶＴＰ以下には下がらない。また、ＭＯＳＦＥＴ６のゲ
ート電極は一定電位の電源１２に接続されていて、この
為ドレイン電流は常に一定である。従って、出力端子１
４の電位が下がって行く過程に於いて、流れる電流は一
定であり、これはまたＭＯＳＦＥＴ５の有無にかかわら
ない。
反対に、入力端子１３に印加される電位が高レベルから
低レベルに変化し、ＭＯＳＦＥＴ３が遮断状態から導通
状態に変化し、ＭＯＳＦＥＴ４が導通状態から遮断状態
に変化する場合を考える。
低レベルに変化し、ＭＯＳＦＥＴ３が遮断状態から導通
状態に変化し、ＭＯＳＦＥＴ４が導通状態から遮断状態
に変化する場合を考える。
この場合、電源ＶＤＤからＭＯ３ＦＥＴＩと２と３を通
じて出力端子１４にＮ流が流れ出力端子１４及び接続点
１５の電位が上昇する。接続点１５の電位がｖ、 Ｖ
ＴＮに達つするとＭＯＳＦＥＴ２が遮断し、接続点１５
の電位従って出力端子１４の電位はｖ、−Ｖ、−でしか
上昇しない。但し、ｖｌはＭＯＳＦＥＴ２のゲート電極
に印加されている一定の電位、またＶＴＮはＭＯＳＦＥ
Ｔ２の閾値電圧である。また、この状態切り換え時に於
いて出力端子１４に流れる電流は、ゲート電極に一定電
位が印加されたＭＯＳＦＥＴ１の働きにより一定であり
、これはまたＭＯＳＦＥＴ２の有無によらない。
じて出力端子１４にＮ流が流れ出力端子１４及び接続点
１５の電位が上昇する。接続点１５の電位がｖ、 Ｖ
ＴＮに達つするとＭＯＳＦＥＴ２が遮断し、接続点１５
の電位従って出力端子１４の電位はｖ、−Ｖ、−でしか
上昇しない。但し、ｖｌはＭＯＳＦＥＴ２のゲート電極
に印加されている一定の電位、またＶＴＮはＭＯＳＦＥ
Ｔ２の閾値電圧である。また、この状態切り換え時に於
いて出力端子１４に流れる電流は、ゲート電極に一定電
位が印加されたＭＯＳＦＥＴ１の働きにより一定であり
、これはまたＭＯＳＦＥＴ２の有無によらない。
以上のように、第１図の回路に於いては出力端子１４の
電位はＭＯＳ Ｆ Ｅ Ｔ ２の働きによりＶｌ−Ｖ１
８までしか上昇ぜず、またＭＯＳＦＥＴ５の動きにより
Ｖ２＋ＶＴＰでしか下がらない。従って、ＭＯＳＦＥＴ
１，２．３のソース・ドレイン間にはＶｏｏ 、（Ｖ
２＋Ｖ１ｐ＞より大きい電圧はかからない。またＭＯＳ
ＦＥＴ４，５．６のソース・ドレイン間には（Ｖｌ−ｖ
、Ｎ＞ −Ｖ、３より大きい電圧はかからない。従って
ｖｌ及びＶ２を適当に調整することでこれらの電圧を充
分小さくすることができ、ＭＯＳＦＥＴ内の電界を充分
に弱く保らホットキャリア効果を抑制することができる
。また、ＭＯＳＦＥＴ１と６の働きにより、ＭＯＳ Ｆ
ＥＴ２及びＭＯＳＦＥＴ５により動作速度が遅くなるの
を防ぐことができる。
電位はＭＯＳ Ｆ Ｅ Ｔ ２の働きによりＶｌ−Ｖ１
８までしか上昇ぜず、またＭＯＳＦＥＴ５の動きにより
Ｖ２＋ＶＴＰでしか下がらない。従って、ＭＯＳＦＥＴ
１，２．３のソース・ドレイン間にはＶｏｏ 、（Ｖ
２＋Ｖ１ｐ＞より大きい電圧はかからない。またＭＯＳ
ＦＥＴ４，５．６のソース・ドレイン間には（Ｖｌ−ｖ
、Ｎ＞ −Ｖ、３より大きい電圧はかからない。従って
ｖｌ及びＶ２を適当に調整することでこれらの電圧を充
分小さくすることができ、ＭＯＳＦＥＴ内の電界を充分
に弱く保らホットキャリア効果を抑制することができる
。また、ＭＯＳＦＥＴ１と６の働きにより、ＭＯＳ Ｆ
ＥＴ２及びＭＯＳＦＥＴ５により動作速度が遅くなるの
を防ぐことができる。
（発明の効果）
以上述べた如く、本発明によれば、電源電圧を下げずに
ホットキャリア効果を必ず抑制でき、かつ動作速度が遅
くなることのないゲート回路が得られ、微細な素子を用
いたＭＯ３ＦＥＴ１！積回路に於いて大きな効果がある
。
ホットキャリア効果を必ず抑制でき、かつ動作速度が遅
くなることのないゲート回路が得られ、微細な素子を用
いたＭＯ３ＦＥＴ１！積回路に於いて大きな効果がある
。
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。 １．２，３．４，５．６．２１，２２．２３・・・ＭＯ
ＳＦＥＴ、１３・・・入力端子、１４・・・出力端子。 代理人 弁理士 本 庄 伸 介 第１図
例を示す回路図である。 １．２，３．４，５．６．２１，２２．２３・・・ＭＯ
ＳＦＥＴ、１３・・・入力端子、１４・・・出力端子。 代理人 弁理士 本 庄 伸 介 第１図
Claims (1)
- ソース電極を第１の電源に接続しゲート電極を第２の電
源に接続した第１の導電型の第１のＭＯＳＦＥＴと、ド
レイン電極を前記第１のＭＯＳＦＥＴのドレイン電極に
接続しゲート電極を第３の電源に接続した第２の導電型
の第２のＭＯＳＦＥＴと、ソース電極を前記第２のＭＯ
ＳＦＥＴのソース電極に接続しゲート電極を入力端子に
接続しドレイン電極を出力端子に接続した前記第１の導
電型の第３のＭＯＳＦＥＴと、ドレイン電極を前記出力
端子に接続しゲート電極を前記入力端子に接続した前記
第２の導電型の第４のＭＯＳＦＥＴと、ソース電極を前
記第４のＭＯＳＦＥＴのソース電極に接続しゲート電極
を第４の電源に接続した前記第１の導電型の第５のＭＯ
ＳＦＥＴと、ドレイン電極を前記第５のＭＯＳＦＥＴの
ドレイン電極に接続しゲート電極を第５の電源に接続し
ソース電極を第６の電源に接続した前記第２の導電型の
第６のＭＯＳＦＥＴとを具備し、前記第１の導電型と前
記第２の導電型が互いに逆導電型であることを特徴とす
るゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181613A JPH0650816B2 (ja) | 1986-07-31 | 1986-07-31 | ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181613A JPH0650816B2 (ja) | 1986-07-31 | 1986-07-31 | ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337716A true JPS6337716A (ja) | 1988-02-18 |
| JPH0650816B2 JPH0650816B2 (ja) | 1994-06-29 |
Family
ID=16103863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181613A Expired - Fee Related JPH0650816B2 (ja) | 1986-07-31 | 1986-07-31 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650816B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127615A (ja) * | 1999-10-28 | 2001-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 分割レベル論理回路 |
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JP2003318714A (ja) * | 2002-02-20 | 2003-11-07 | Matsushita Electric Ind Co Ltd | ドライブ回路 |
| USRE40132E1 (en) * | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57158240U (ja) * | 1981-03-31 | 1982-10-05 | ||
| JPS58207728A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | トランジスタ回路 |
| JPS60233931A (ja) * | 1984-05-07 | 1985-11-20 | Toshiba Corp | インバ−タ回路 |
| JPS60237724A (ja) * | 1984-05-11 | 1985-11-26 | Hitachi Ltd | 相補形ｍｏｓ論理ゲ−ト |
-
1986
- 1986-07-31 JP JP61181613A patent/JPH0650816B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57158240U (ja) * | 1981-03-31 | 1982-10-05 | ||
| JPS58207728A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | トランジスタ回路 |
| JPS60233931A (ja) * | 1984-05-07 | 1985-11-20 | Toshiba Corp | インバ−タ回路 |
| JPS60237724A (ja) * | 1984-05-11 | 1985-11-26 | Hitachi Ltd | 相補形ｍｏｓ論理ゲ−ト |
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|---|---|---|---|---|
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| USRE40132E1 (en) * | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JP2001127615A (ja) * | 1999-10-28 | 2001-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 分割レベル論理回路 |
| JP2003318714A (ja) * | 2002-02-20 | 2003-11-07 | Matsushita Electric Ind Co Ltd | ドライブ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650816B2 (ja) | 1994-06-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |