JPH0320960Y2 - - Google Patents
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- Publication number
- JPH0320960Y2 JPH0320960Y2 JP16021783U JP16021783U JPH0320960Y2 JP H0320960 Y2 JPH0320960 Y2 JP H0320960Y2 JP 16021783 U JP16021783 U JP 16021783U JP 16021783 U JP16021783 U JP 16021783U JP H0320960 Y2 JPH0320960 Y2 JP H0320960Y2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- transistor
- pair
- channel type
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は相補型MOS論理回路におけるダイナ
ミツク型のシフトレジスタ回路に関するものであ
る。
ミツク型のシフトレジスタ回路に関するものであ
る。
従来、CMOS構造におけるシフトレジスタ回
路としては、第３図に示すようなCMOSインバ
ーターで帰還路を形成したスタテイツク型の回路
と、第４図に示すようなCMOSインバータの入
力容量を用いたダイナミツク型の回路が一般的で
ある。ところが、このような回路で多段のシフト
レジスタを構成すると素子数が多くなつてしま
う。
路としては、第３図に示すようなCMOSインバ
ーターで帰還路を形成したスタテイツク型の回路
と、第４図に示すようなCMOSインバータの入
力容量を用いたダイナミツク型の回路が一般的で
ある。ところが、このような回路で多段のシフト
レジスタを構成すると素子数が多くなつてしま
う。
本考案の目的は、単一パルスを次々とシフトし
ていくような、特定の目的での使用における、素
子数および消費電力の少ないシフトレジスタ回路
を得ることにある。
ていくような、特定の目的での使用における、素
子数および消費電力の少ないシフトレジスタ回路
を得ることにある。
本考案によれば、ＮチヤンネルおよびＰチヤン
ネル型の一対の電界効果トランジスタを電源端子
間に直列接続したインバータを多数段有し、ｎ段
目（ｎは寄又は隅数）のインバーターの一方の電
界効果トランジスタのゲートにシフトすべき入力
信号又は前段の出力を加え、このｎ段目のインバ
ータの出力をｎ＋１段目のインバータの他方の電
界効果トランジスタのゲートに加え、ｎ段目のイ
ンバータの他方の電界効果トランジスタのゲート
にｎ＋２段目のインバータの出力を加え、ｎ＋１
段目のインバータの出力をｎ＋２段目のインバー
タの一方の電界効果トランジスタのゲートに加え
たシフトレジスタ回路を得る。
ネル型の一対の電界効果トランジスタを電源端子
間に直列接続したインバータを多数段有し、ｎ段
目（ｎは寄又は隅数）のインバーターの一方の電
界効果トランジスタのゲートにシフトすべき入力
信号又は前段の出力を加え、このｎ段目のインバ
ータの出力をｎ＋１段目のインバータの他方の電
界効果トランジスタのゲートに加え、ｎ段目のイ
ンバータの他方の電界効果トランジスタのゲート
にｎ＋２段目のインバータの出力を加え、ｎ＋１
段目のインバータの出力をｎ＋２段目のインバー
タの一方の電界効果トランジスタのゲートに加え
たシフトレジスタ回路を得る。
次に、図面を参照して本考案をより詳細に説明
する。
する。
第１図は本考案の一実施例を示すもので、Ｐチ
ヤネル型MOSトランジスタとＮチヤネル型MOS
トランジスタのドレインを接続し出力としたトラ
ンジスタ２個から成る組み合わせ複数対につい
て、１対目のＮチヤネル型（またはＰチヤネル
型）トランジスタＮ１のゲートを入力として、出
力を２対目のＰチヤネル型（またはＮチヤネル
型）トランジスタＰ２のゲートに、また１対目の
Ｐチヤネル型（またはＮチヤネル型）トランジス
タＰ１のゲートを３対目の出力に接続し、同様に
して、（2n＋１）対目のＮチヤネル型（またはＰ
チヤネル型）トランジスタのゲートを2n対目の
出力に、その出力を（2n−１）対目のＰチヤネ
ル型（またはＮチヤネル型）トランジスタのゲー
トおよび（2n＋２）対目のＰチヤネル型（また
はＮチヤネル型）トランジスタのゲートに、また
2n＋１対目のＰチヤネル型（またはＮチヤネル
型）トランジスタのゲートを（2n＋３）対目の
出力に接続するとともに、2n対目のＰチヤネル
型（またはＮチヤネル型）トランジスタのゲート
を（2n−１）対目の出力に、出力を（2n−２）
対目のＮチヤネル型（またはＰチヤネル型）トラ
ンジスタのゲートおよび（2n＋１）対目のＮチ
ヤネル型（またはＰチヤネル型）トランジスタの
ゲートに、またＮチヤネル型（またはＰチヤネル
型）トランジスタのゲートを（2n＋２）対目の
出力に接続する。
ヤネル型MOSトランジスタとＮチヤネル型MOS
トランジスタのドレインを接続し出力としたトラ
ンジスタ２個から成る組み合わせ複数対につい
て、１対目のＮチヤネル型（またはＰチヤネル
型）トランジスタＮ１のゲートを入力として、出
力を２対目のＰチヤネル型（またはＮチヤネル
型）トランジスタＰ２のゲートに、また１対目の
Ｐチヤネル型（またはＮチヤネル型）トランジス
タＰ１のゲートを３対目の出力に接続し、同様に
して、（2n＋１）対目のＮチヤネル型（またはＰ
チヤネル型）トランジスタのゲートを2n対目の
出力に、その出力を（2n−１）対目のＰチヤネ
ル型（またはＮチヤネル型）トランジスタのゲー
トおよび（2n＋２）対目のＰチヤネル型（また
はＮチヤネル型）トランジスタのゲートに、また
2n＋１対目のＰチヤネル型（またはＮチヤネル
型）トランジスタのゲートを（2n＋３）対目の
出力に接続するとともに、2n対目のＰチヤネル
型（またはＮチヤネル型）トランジスタのゲート
を（2n−１）対目の出力に、出力を（2n−２）
対目のＮチヤネル型（またはＰチヤネル型）トラ
ンジスタのゲートおよび（2n＋１）対目のＮチ
ヤネル型（またはＰチヤネル型）トランジスタの
ゲートに、またＮチヤネル型（またはＰチヤネル
型）トランジスタのゲートを（2n＋２）対目の
出力に接続する。
以上のように構成されているシフトレジスタを
使用する際には、2n対目のＮチヤネル型（また
はＰチヤネル型）トランジスタのソースを電源の
GND端子（またはVDD端子）に、Ｐチヤネル型
（またはＮチヤネル型）トランジスタのソースを
−（2n−１）π／２だけ位相のずれたクロツクに
接続し、また、（2n＋１）対目のＰチヤネル型
（またはＮチヤネル型）トランジスタのソースを
電源のVDD端子（またはGND端子）に、Ｎチヤネ
ル型（またはＰチヤネル型）トランジスタのソー
スを−nπだけ位相のずれたクロツクに接続する。
この状態で、クロツクに同期した単一パルスを入
力に加えると、第２図に示すようなタイミングで
出力O1，O2に示すような単一パルスが得られ、
さらに多段にすれば単一パルスを次々にシフトさ
せていくことができる。
使用する際には、2n対目のＮチヤネル型（また
はＰチヤネル型）トランジスタのソースを電源の
GND端子（またはVDD端子）に、Ｐチヤネル型
（またはＮチヤネル型）トランジスタのソースを
−（2n−１）π／２だけ位相のずれたクロツクに
接続し、また、（2n＋１）対目のＰチヤネル型
（またはＮチヤネル型）トランジスタのソースを
電源のVDD端子（またはGND端子）に、Ｎチヤネ
ル型（またはＰチヤネル型）トランジスタのソー
スを−nπだけ位相のずれたクロツクに接続する。
この状態で、クロツクに同期した単一パルスを入
力に加えると、第２図に示すようなタイミングで
出力O1，O2に示すような単一パルスが得られ、
さらに多段にすれば単一パルスを次々にシフトさ
せていくことができる。
更に、かかるシフトレジスタ回路の動作を第１
図、第２図にそつて説明すると、時刻t0でトラン
ジスタＮ１がオンするが、φ0が“Ｈ”なのでａ
点は“Ｈ”である。時刻t1でφ0が“Ｌ”になるの
でａ点も“Ｌ”となり、トランジスタＰ２がオン
するが、φ−１／2πが“Ｌ”なのでｂ点（出力O1） は“Ｌ”のままである。時刻t2でφ−１／2πが“Ｈ” となるのでｂ点（出力O1）も“Ｈ”となり、ト
ランジスタＮ３がオンするが、φ-〓が“Ｈ”なの
でｃ点は“Ｈ”のままである。時刻t3でφ-〓が
“Ｌ”となるので、ｃ点も“Ｌ”となり、トラン
ジスタＰ４がオンする。このとき同時にトランジ
スタＰ１もオンし、ａ点は“Ｈ”となる。時刻t4
でｄ点（出力O2）が“Ｈ”となり、トランジス
タＮ２がオンするため、ｂ点（出力O1）は“Ｌ”
となる。以下、このようにして半クロツク周期ず
つパルスがシフトしていく。
図、第２図にそつて説明すると、時刻t0でトラン
ジスタＮ１がオンするが、φ0が“Ｈ”なのでａ
点は“Ｈ”である。時刻t1でφ0が“Ｌ”になるの
でａ点も“Ｌ”となり、トランジスタＰ２がオン
するが、φ−１／2πが“Ｌ”なのでｂ点（出力O1） は“Ｌ”のままである。時刻t2でφ−１／2πが“Ｈ” となるのでｂ点（出力O1）も“Ｈ”となり、ト
ランジスタＮ３がオンするが、φ-〓が“Ｈ”なの
でｃ点は“Ｈ”のままである。時刻t3でφ-〓が
“Ｌ”となるので、ｃ点も“Ｌ”となり、トラン
ジスタＰ４がオンする。このとき同時にトランジ
スタＰ１もオンし、ａ点は“Ｈ”となる。時刻t4
でｄ点（出力O2）が“Ｈ”となり、トランジス
タＮ２がオンするため、ｂ点（出力O1）は“Ｌ”
となる。以下、このようにして半クロツク周期ず
つパルスがシフトしていく。
本考案による回路は、シフトレジスタ１段分あ
たり素子数４個で構成され、また、ｎチヤネル型
とｐチヤネル型のゲートに同じ信号を加えないの
で、信号の変化時に生じる電力消費がなく消費電
力が少なくてすむといつた利点があり、特に多段
構成とした場合にICチツプ内に占める面積が第
４図に示す従来のダイナミツク型のシフトレジス
タに比べ、約半分で済む。
たり素子数４個で構成され、また、ｎチヤネル型
とｐチヤネル型のゲートに同じ信号を加えないの
で、信号の変化時に生じる電力消費がなく消費電
力が少なくてすむといつた利点があり、特に多段
構成とした場合にICチツプ内に占める面積が第
４図に示す従来のダイナミツク型のシフトレジス
タに比べ、約半分で済む。
第１図は本考案の一実施例を示す等価回路図、
第２図は本考案の動作説明のためのタイミングチ
ヤートである。第３図は従来のスタテイツク型シ
フトレジスタ回路のブロツク図、第４図は従来の
ダイナミツク型シフトレジスタ回路のブロツク図
である。 Ｐ１，Ｐ２，Ｐ３，Ｐ４……Ｐチヤンネル型電
界効果トランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４…
…Ｎチヤンネル型電界効果トランジスタ、O1，
O2……出力、VDD……電源、φ0，φ−１／2π，φ-〓， φ−３／2π……クロツク。
第２図は本考案の動作説明のためのタイミングチ
ヤートである。第３図は従来のスタテイツク型シ
フトレジスタ回路のブロツク図、第４図は従来の
ダイナミツク型シフトレジスタ回路のブロツク図
である。 Ｐ１，Ｐ２，Ｐ３，Ｐ４……Ｐチヤンネル型電
界効果トランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４…
…Ｎチヤンネル型電界効果トランジスタ、O1，
O2……出力、VDD……電源、φ0，φ−１／2π，φ-〓， φ−３／2π……クロツク。
Claims (1)
- Ｐチヤネル型電界効果トランジスタとＮチヤネ
ル型電界効果トランジスタのドレイン同志を接続
し出力とした１対のトランジスタを複数対有し、
（4n＋３）対目（ｎは整数）の出力を（4n＋４）
対目および（4n＋１）対目のＰチヤネル型（ま
たはＮチヤネル型）トランジスタのゲートに接続
し、（4n＋４）対目の出力を（4n＋５）対目およ
び（4n＋２）対目のＮチヤネル型（またはＰチ
ヤネル型）トランジスタのゲートに接続し、（4n
＋５）対目の出力を（4n＋６）対目および（4n
＋３）対目のＰチヤネル型（またはＮチヤネル
型）トランジスタのゲートに接続し、（4n＋６）
対目の出力を（4n＋７）対目および（4n＋４）
対目のＮチヤネル型（またはＰチヤネル型）トラ
ンジスタのゲートに接続し、１対目のＮチヤネル
型（またはＰチヤネル型）トランジスタのゲート
を入力端子とした回路で、（4n＋１）対目のＮチ
ヤネル型（またはＰチヤネル型）トランジスタの
ソース、（4n＋２）対目のＰチヤネル型（または
Ｎチヤネル型）トランジスタのソース、（4n＋
３）対目のＮチヤネル型（またはＰチヤネル型）
トランジスタのソースおよび（4n＋４）対目の
Ｐチヤネル型（またはＮチヤネル型）トランジス
タのソースにそれぞれ1/4周期ずつ位相の遅れた
クロツク信号を加えることを特徴とする半導体回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16021783U JPS6067600U (ja) | 1983-10-17 | 1983-10-17 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16021783U JPS6067600U (ja) | 1983-10-17 | 1983-10-17 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6067600U JPS6067600U (ja) | 1985-05-14 |
| JPH0320960Y2 true JPH0320960Y2 (ja) | 1991-05-07 |
Family
ID=30352457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16021783U Granted JPS6067600U (ja) | 1983-10-17 | 1983-10-17 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6067600U (ja) |
-
1983
- 1983-10-17 JP JP16021783U patent/JPS6067600U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6067600U (ja) | 1985-05-14 |
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