JPH06244397A

JPH06244397A - 固体撮像素子

Info

Publication number: JPH06244397A
Application number: JP5028330A
Authority: JP
Inventors: Hidekazu Yamamoto; 秀和山本; Sotohisa Asai; 外壽浅井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-02-18
Filing date: 1993-02-18
Publication date: 1994-09-02

Abstract

(57)【要約】【目的】画素部を微細化できる増幅読出し型固体撮像
素子を得る。【構成】リセット用トランジスタを、増幅用トランジ
スタ３２のゲート電極を形成するポリシリコン１の該ゲ
ート電極になる部分とは異なる部分を用いた薄膜トラン
ジスタ２で構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、固体撮像素子に関す
るものであり、特に、画素の縮小化及び微細化を容易に
図ることができる素子構造を備えた増幅読出し型固体撮
像素子及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、固体撮像素子の高解像度，高密度
化に伴って、固体撮像素子の１画素当りの面積を縮小し
なければならず、これにより、固体撮像素子に入射する
光量が減少することから、固体撮像素子から読み出され
る信号量が減少し、Ｓ／Ｎが劣化するといった問題点が
生じている。このため、このような問題点を解消できる
ものとして、増幅読出し型の固体撮像素子が有力視され
ている。

【０００３】図７は、例えば従来の増幅読出し型の固体
撮像素子の構成を示す等価回路図であり、図において、
３１は例えばｐｎ接合で形成された光電変換素子、３２
は増幅用ＭＯＳトランジスタ（Ｑａ）、３３は垂直選択
用ＭＯＳトランジスタ（Ｑｖ）、３４は光電変換素子リ
セット用ＭＯＳトランジスタ（Ｑｒ）であり、これら光
電変換素子３１，増幅用ＭＯＳトランジスタ（Ｑａ）３
２，垂直選択用ＭＯＳトランジスタ（Ｑｖ）３３，及び
光電変換素子リセット用ＭＯＳトランジスタ（Ｑｒ）３
４により一画素が構成される。また、３５は画素に電源
を供給する水平電源線、３６は垂直方向に配列された画
素を選択するための垂直選択線、３７は垂直方向に配置
された垂直信号線、３９は水平方向に配列された画素を
選択するための水平ＭＯＳトランジスタ、４０は水平信
号線、４１は信号電流を電圧に変換するためのＩ／Ｖ変
換アンプ、４２は水平走査回路、４３は垂直走査回路で
ある。

【０００４】図８は、図７の画素部を拡大して示した等
価回路図であり、図において、図７と同一符号は同一ま
たは相当する部分を示し、３６ａ，３６ｂは垂直選択線
である。

【０００５】以下、これらの図に基づいて増幅読出し型
固体撮像素子の動作を説明する。垂直選択線３６ａ，３
６ｂがｌｏｗレベルであり、光電変換素子リセット用Ｍ
ＯＳトランジスタ（Ｑｒ）３４および垂直選択用ＭＯＳ
トランジスタ（Ｑｖ）３３がオフの状態で、光電変換素
子３１に光が入射すると、該光電変換素子３１に光電変
換されたキャリア（電子あるいは正孔）が蓄積される。
そして、このキリャリアの蓄積により、増幅用ＭＯＳト
ランジスタ（Ｑａ）３２のゲートの電位が変化する。そ
して、この状態で、垂直選択線３６ｂをｈｉｇｈレベル
にすると、垂直選択用ＭＯＳトランジスタ（Ｑｖ）３３
がオン状態になり、増幅用ＭＯＳトランジスタ（Ｑａ）
３２のゲート電位に応じた電流が垂直選択用ＭＯＳトラ
ンジスタ（Ｑｖ）３３および増幅用ＭＯＳトランジスタ
（Ｑａ）３２に流れ、垂直信号線３７の電位が変化す
る。次に、水平ＭＯＳトランジスタ３９がオン状態にな
ると、水平信号線４０に信号電流が流れ、これがＩ／Ｖ
変換アンプ４１を通して外部に出力として取り出され
る。蓄積電荷は、垂直選択線３６ａがｈｉｇｈレベルに
なると、光電変換素子リセット用ＭＯＳトランジスタ
（Ｑｒ）３４がオン状態になり、リセットされる。な
お、蓄積電荷のリセットのための垂直選択線３６ａは、
隣の画素の垂直選択線を兼ねており、隣の画素が選択さ
れているときに、リセット動作状態になる。

【０００６】一方、図９は図７，８に示した固体撮像素
子の画素部とその周辺の半導体基板上におけるこれらを
構成する素子要素の配置構成を示したパターンレイアウ
ト図であり、図中太い一点鎖線で囲んだ領域が一画素で
ある。図において、５０はポリシリコン等による増幅用
ＭＯＳトランジスタ（Ｑａ）３２のゲート金属を表すパ
ターン、５１は垂直選択用ＭＯＳトランジスタ（Ｑｖ）
３３および光電変換素子リセット用ＭＯＳトランジスタ
（Ｑｒ）３４のゲート金属および垂直選択線３６を表す
パターン、５２ａは光電変換素子３１と光電変換素子リ
セット用ＭＯＳトランジスタ（Ｑｒ）３４のソース拡散
層を表すパターン、５２ｂは光電変換素子リセット用Ｍ
ＯＳトランジスタ（Ｑｒ）３４のドレイン拡散層を表す
パターン、５３ａは垂直選択用ＭＯＳトランジスタ（Ｑ
ｖ）３３のドレイン拡散層を表すパターン、５３ｂは垂
直選択用ＭＯＳトランジスタ（Ｑｖ）３３のソース及び
増幅用ＭＯＳトランジスタ（Ｑａ）３２のドレイン拡散
層を表すパターン、５３ｃは増幅用ＭＯＳトランジスタ
（Ｑａ）３２のソース拡散層を表すパターン、５５は垂
直信号線３７のコンタクト部を表すパターン、５６は光
電変換素子３１と増幅用ＭＯＳトランジスタ（Ｑａ）３
２のゲート金属とをつなぐためのコンタクト部を表すパ
ターン、５７および５８は電源を供給する水平電源線３
５のコンタクト部を表すパターン、５９は積層型にする
際の図示しない画素電極を引き上げるためのコンタクト
部を表すパターンである。

【０００７】

【発明が解決しようとする課題】従来の増幅読出し型の
固体撮像素子は以上のように構成されており、一画素を
構成するのに光電変換素子と増幅用，垂直選択用，及び
リセット用の３つのＭＯＳトランジスタが必要であり、
また、画素毎に垂直信号線，垂直選択線，及び水平電源
線が必要であり、画素の縮小化，微細化が容易に行え
ず、縮小化，微細化の程度を大きくすることができない
という問題点があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、画素を容易に縮小化，微細化す
ることができる増幅読出し型固体撮像素子を得ることを
目的とする。

【０００９】

【課題を解決するための手段】この発明にかかる増幅読
出し型固体撮像素子は、画素を構成する光電変換素子を
光電変換膜を用いて形成したものである。

【００１０】更に、この発明にかかる増幅読出し型固体
撮像素子は、画素を構成するトランジスタのうちの少な
くとも１つのトランジスタを他のトランジスタのゲート
電極に繋がるゲート金属層の一部を用いた薄膜トランジ
スタで形成したものである。

【００１１】更に、この発明にかかる増幅読出し型固体
撮像素子は、画素を構成するトランジスタ及び光電変換
素子を半導体基板上に形成したウェル内に形成し、この
うちの垂直選択用トランジスタとリセット用トランジス
タの各１つの端子を上記半導体基板に接続し、半導体基
板から電源を供給するようにしたものである。

【００１２】更に、この発明にかかる増幅読出し型固体
撮像素子は、上記画素を構成するトランジスタのうちの
増幅用トランジスタと垂直選択用トランジスタの各ゲー
トの一部或いは全部を相互に重ねて形成したものであ
る。

【００１３】

【作用】この発明においては、画素を構成する光電変換
素子を光電変換膜を用いて形成したから、光電変換素子
と他の画素を構成する増幅用トランジスタとを繋ぐ配線
を減らすことができ、画素部を容易に微細化することが
できる。

【００１４】更に、この発明においては、画素を構成す
るトランジスタのうちの少なくとも１つのトランジスタ
を他のトランジスタのゲート電極に繋がるゲート金属層
の一部を用いた薄膜トランジスタで形成したから、画素
を構成するトランジスタ間を繋ぐ配線を減らすことがで
き、画素部を容易に微細化することができる。

【００１５】更に、この発明においては、画素を構成す
る垂直選択用トランジスタとリセット用トランジスタの
電源を半導体基板から供給できるよう構成したから、電
源供給用の配線を減らすことができ、画素部を容易に微
細化することができる。

【００１６】更に、この発明においては、画素を構成す
る増幅用トランジスタと垂直選択用トランジスタのゲー
トの一部或いは全部を重ねて形成したから、これらトラ
ンジスタの基板上での面積が小さくなり、画素部を容易
に微細化することができる。

【００１７】

【実施例】実施例１．図１はこの発明の実施例１による
増幅読出し型固体撮像素子における画素部とその周辺部
の半導体基板上におけるこれらを構成する素子要素の配
置を示したパターンレイアウト図であり、図２は図１の
II−II線における断面図である。尚、この固体撮像素子
の全体の等価回路図は図７に示した従来の増幅読出し型
固体撮像素子の等価回路図と基本的に同じである。図
１，２において、図７〜図９と同一符号は同一または相
当部分を示し、１は増幅用ＭＯＳトランジスタ（Ｑａ）
３２のゲートとリセット用薄膜トランジスタ（Ｑｒ′）
２を形成するためのポリシリコンのパターン、３は画素
電極引き上げのためのコンタクト、４，５は電源を供給
する水平電源線３５のコンタクト、６は増幅用ＭＯＳト
ランジスタ（Ｑａ）３２のゲート酸化膜、７は垂直選択
用ＭＯＳトランジスタ（Ｑｖ）３３およびリセット用薄
膜トランジスタ（Ｑｒ′）２のゲート酸化膜、８は垂直
信号線３６および画素電極６８引き上げのための配線金
属、６０はｐ型半導体基板、６２は素子分離のための酸
化膜、６３、６５は層間絶縁膜、６８は画素毎に分離さ
れた画素電極、１０２はアモルファスシリコンなどによ
る光電変換膜、１０１、１０３は電極からのキャリアの
注入阻止層、１０４は透明導電膜である。ここで、上記
光電変換膜１０２はそれ自体が光電変換素子として機能
するものである。尚、図２中、Ｑａ，Ｑｒ′，Ｑｖで特
定した領域は、それぞれ、増幅用ＭＯＳトランジスタ
（Ｑａ）３２，光電変換素子リセット用薄膜トランジス
タ（Ｑｒ′）２，垂直選択用ＭＯＳトランジスタ（Ｑ
ｖ）３３の形成領域を示している。

【００１８】次に、上記光電変換素子とリセット用薄膜
トランジスタ（Ｑｒ′）２の形成方法を説明する。先
ず、基板上に、ゲート酸化膜６と低ドーピングのポリシ
リコン膜１をこの順に堆積形成し、図１，２に示すよう
に、増幅用ＭＯＳトランジスタ（Ｑａ）３２が形成され
るべき基板領域と、光電変換素子及び光電変換素子リセ
ット用薄膜トランジスタ（Ｑｒ′）２が形成されるべき
基板領域上に堆積したゲート酸化膜とポリシリコン膜の
みが残されるようにパターニングする。つぎに、ゲート
酸化膜７と、垂直選択用ＭＯＳトランジスタ（Ｑｖ）３
３と光電変換素子リセット用薄膜トランジスタ（Ｑ
ｒ′）２のゲート電極及び垂直選択線となる金属層５１
とを堆積形成し、図１，２に示す状態にパターニングす
る。次に、光電変換素子リセット用薄膜トランジスタ
（Ｑｒ′）２のゲ−ト電極をマスクにしたイオン注入に
よりポリシリコン層１を高ドーピングし、光電変換素子
リセット用薄膜トランジスタ（Ｑｒ′）２のソース，ド
レインを形成する。

【００１９】次に、動作について説明する。図２におい
て、光電変換膜１０４に光が入射すると、光電変換膜１
０４内で信号電荷となるキャリア（電子および正孔）が
発生する。そして、光電変換により発生した電子および
正孔は透明導電膜１０４に印加されたバイアスによって
分離され、この内の何れか一方が画素電極６８と金属配
線８を通してポリシリコン層１に蓄積され、その結果、
ポリシリコン層１の電位（即ち、増幅用ＭＯＳトランジ
スタ（Ｑａ）のゲート電位）が変化する。そして、この
後、従来と同様の動作により信号電流が外部に取り出さ
れる。尚、上記ポリシリコン層１に蓄積される信号電荷
のリセットは、光電変換素子リセット用薄膜トランジス
タ（Ｑｒ′）２をオンすることにより行われる。

【００２０】このように本実施例の増幅読出し型固体撮
像素子では、光電変換素子を光電変換膜１０４によって
形成し、光電変換素子リセット用トランジスタを増幅用
ＭＯＳトランジスタ（Ｑａ）３２のゲートポリシリコン
に繋がるポリシリコンを用いた薄膜トランジスタ（Ｑ
ｒ′）２で構成したため、従来必要としていた光電変換
素子及びリセット用トランジスタのソースと増幅用トラ
ンジスタのゲートとを接続するための配線，及び，リセ
ット用トランジスタのソースと増幅用トランジスタのゲ
ートを繋ぐための配線を無くすことができ、画素部を容
易且つ大幅に微細化することができる。

【００２１】尚、上記実施例では、光電変換素子を光電
変換膜を用いて形成したが、従来とと同様に光電変換素
子を拡散層によるｐｎ接合で形成した場合は、光電変換
素子の電荷蓄積部と増幅用トランジスタのゲートとを接
続するための配線を無くすことができないため、微細化
の程度は小さくなる。

【００２２】実施例２．図３はこの発明の実施例２によ
る増幅読出し型固体撮像素子の画素部の構成を示す断面
図であり、図において、図２，１０と同一符号は同一ま
たは相当する部分を示し、９はｎ型埋込層、５３ａ′は
垂直選択用トランジスタ（Ｑｖ）のドレイン拡散層、６
０はｐ型ウェル、７０はｎ型半導体基板である。ここ
で、上記垂直選択用トランジスタ（Ｑｖ）のドレイン拡
散層は図示しないリセット用トランジスタ（Ｑｒ）のド
レイン拡散層と同一の拡散層により形成されている。
尚、図中、Ｑａ，Ｑｖで特定した領域は、それぞれ、増
幅用ＭＯＳトランジスタ（Ｑａ），垂直選択用ＭＯＳト
ランジスタ（Ｑｖ）の形成領域を示している。尚、図３
は従来の増幅読出し型固体撮像素子の図９のIII −III
線に相当する部分の断面図である。

【００２３】この実施例の増幅読出し型固体撮像素子
は、図３に示すように、ｎ型半導体基板７０上にｐ型ウ
ェル６０を形成し、このｐ型ウェル６０に増幅用ＭＯＳ
トランジスタ（Ｑａ），垂直選択用トランジスタ（Ｑ
ｖ），及びリセット用トランジスタ（Ｑｒ）を形成し、
リセット用トランジスタ（Ｑｒ）のドレイン拡散層と同
一の拡散層で形成された垂直選択用トランジスタ（Ｑ
ｖ）のドレイン拡散層５３ａをｎ型埋込層９を介してｎ
型半導体基板７０に接続して、ｎ型半導体基板７０か
ら、リセット用トランジスタ（Ｑｒ）と垂直選択用トラ
ンジスタ（Ｑｖ）に電源電圧が供給されるように構成し
たものである。

【００２４】このような本実施例の増幅読出し型固体撮
像素子では、垂直選択用トランジスタ（Ｑｖ）のドレイ
ン拡散層５３ａがｎ型半導体基板７０に接続され、ｎ型
半導体基板７０から垂直選択用トランジスタ（Ｑｖ）と
リセット用トランジスタ（Ｑｒ）に電源電圧が供給され
るよう構成されているので、垂直選択用トランジスタ
（Ｑｖ），リセット用トランジスタ（Ｑｒ）に電源を与
えるための水平電源線（図７の水平電源線３５に相当）
が不要になり、画素部を容易に微細化することができ
る。

【００２５】実施例３．図４はこの発明の実施例３によ
る増幅読出し型固体撮像素子の画素部の構成を示す断面
図であり、図において、図１〜３と同一符号は同一また
は相当する部分を示す。尚、この図は実施例１の増幅読
出し型固体撮像素子の図１のIV−IV線に相当する部分の
断面図である。また、図中、Ｑａ，Ｑｖで特定した領域
は、それぞれ、増幅用ＭＯＳトランジスタ（Ｑａ），垂
直選択用ＭＯＳトランジスタ（Ｑｖ）の形成領域を示し
ている。

【００２６】この実施例の増幅読出し型固体撮像素子
は、図１，２に示した実施例１の増幅読出し型固体撮像
素子を更に改良したもので、図４に示すように、ｎ型半
導体基板７０上にｐ型ウェル６０を形成し、該ｐ型ウェ
ル６０に増幅用トランジスタ（Ｑａ）と垂直選択用トラ
ンジスタ（Ｑｖ）を形成し、上記実施例１と同様にして
増幅用トランジスタ（Ｑａ）のゲートに繋がるポリシリ
コン膜１を用いて薄膜トランジスタからなるリセット用
トランジスタ（Ｑｒ′）を形成し、ポリシリコン膜１と
垂直選択用トランジスタ（Ｑｖ）のドレイン拡散層５３
ａをｎ型埋込層９を介してｎ型半導体基板７０に接続
し、ｎ型半導体基板７０から電源電圧が供給されるよう
に構成したものである。

【００２７】このような本実施例の増幅読出し型固体撮
像素子では、光電変換素子が光電変換膜で形成され、光
電変換素子リセット用トランジスタが増幅用ＭＯＳトラ
ンジスタ（Ｑａ）のゲートポリシリコンに繋がるポリシ
リコン膜１を利用して形成され、更に、垂直選択用トラ
ンジスタ（Ｑｖ）のドレイン拡散層５３ａとリセット用
トランジスタ（Ｑｒ′）のポリシリコン膜１がｎ型半導
体基板７０に接続され、該ｎ型半導体基板７０から垂直
選択用トランジスタ（Ｑｖ）とリセット用トランジスタ
（Ｑｒ′）に電源電圧が供給されるようになっているの
で、光電変換素子及びリセット用トランジスタ（Ｑ
ｒ′）のソースと増幅用トランジスタ（Ｑａ）のゲート
とを接続するための配線，リセット用トランジスタ（Ｑ
ｒ′）のソースと増幅用トランジスタ（Ｑａ）のゲート
とを繋ぐための配線，及び、垂直選択用トランジスタ
（Ｑｖ）とリセット用トランジスタ（Ｑｒ′）に電源を
与えるための水平電源線（図７の水平電源線３５に相
当）が不要になることから、画素部を容易且つ大幅に微
細化できる。

【００２８】実施例４．図５はこの発明の実施例４によ
る増幅読出し型固体撮像素子の画素部の構成を示す断面
図であり、図において、図４と同一符号は同一または相
当する部分を示す。尚、図中、Ｑａ，Ｑｖで特定した領
域は、それぞれ、増幅用ＭＯＳトランジスタ（Ｑａ），
垂直選択用ＭＯＳトランジスタ（Ｑｖ）の形成領域を示
している。この実施例の増幅読出し型固体撮像素子
は、上記実施例３の増幅読出し型固体撮像素子を更に改
良したもので、図５に示すように、増幅用ＭＯＳトラン
ジスタ（Ｑａ）のゲート１と垂直選択用トランジスタ
（Ｑｖ）のゲート５１の一部を重ねて形成し、ゲート５
１の下部に形成されるチャネルが増幅用ＭＯＳトランジ
スタ（Ｑａ）のドレインとなり、ゲート１の下部に形成
されるチャネルが垂直選択用トランジスタ（Ｑｖ）のソ
ースとなるようにしたものである。

【００２９】このような本実施例の増幅読出し型固体撮
像素子では、増幅用ＭＯＳトランジスタ（Ｑａ）のゲー
ト１と垂直選択用トランジスタ（Ｑｖ）のゲート５１の
一部を重ねて形成しているので、上記実施例３の固体撮
像素子に比べて、画素部をより一層微細化することがで
きる。

【００３０】実施例５．図６はこの発明の実施例５によ
る増幅読出し型固体撮像素子の画素部とその周辺部の構
成を示す図であり、図６(a) は半導体基板上に素子要素
の配置を示したパターンレイアウト図、図６(b) は図６
(a) のVI−VI線における断面図である。図において、図
１，５と同一符号は同一または相当する部分を示す。
尚、図中、Ｑａ，Ｑｖで特定した領域は、それぞれ、増
幅用ＭＯＳトランジスタ（Ｑａ），垂直選択用ＭＯＳト
ランジスタ（Ｑｖ）の形成領域を示している。

【００３１】この実施例の増幅読出し型固体撮像素子
は、実施例４の増幅読出し型固体撮像素子を更に改良し
たもので、図６に示すように、増幅用トランジスタ（Ｑ
ａ）のゲート１上に垂直選択用トランジスタ（Ｑｖ）の
ゲート５１を完全に重ねて形成したものである。

【００３２】次に、動作について説明する。垂直選択線
（垂直選択用トランジスタ（Ｑｖ）のゲート）５１をｈ
ｉｇｈレベルにした状態で薄膜トランジスタからなるリ
セット用トランジスタ（Ｑｒ′）をオンすると、増幅用
トランジスタ（Ｑａ）のゲート１はある電位ＶGOにリセ
ットされる。次に、垂直選択線（垂直選択用トランジス
タ（Ｑｖ）のゲート）５１をｈｉｇｈレベルにしたまま
リセット用トランジスタ（Ｑｒ′）をオフすると、増幅
用トランジスタ（Ｑａ）のゲート１はフローティングの
状態になる。次に、垂直選択線（垂直選択用トランジス
タ（Ｑｖ）のゲート）５１をｌｏｗレベルにすると、増
幅用トランジスタ（Ｑａ）のゲート１はＶGOより低いＶ
GLになり、信号電荷の蓄積が始まる。そして、信号電荷
の蓄積量に従って増幅用トランジスタ（Ｑａ）のゲート
１の電位は変化するが、垂直選択線（垂直選択用トラン
ジスタ（Ｑｖ）のゲート）５１がｌｏｗレベルにあるた
め、増幅用トランジスタ（Ｑａ）はオフ状態に保たれ
る。一定の電荷の蓄積期間の後、垂直選択線（垂直選択
用トランジスタ（Ｑｖ）のゲート）５１をｈｉｇｈレベ
ルにすると、増幅用トランジスタ（Ｑａ）がオン状態に
なり、そのゲート１の電位に従って増幅用トランジスタ
（Ｑａ）に電流が流れ垂直信号線の電位が変化する。以
後は、上記実施例１と同様に外部に出力が取り出され、
その後、再び増幅用トランジスタ（Ｑａ）のリセット動
作に入る。

【００３３】このような本実施例の増幅読出し型固体撮
像素子では、増幅用トランジスタ（Ｑａ）のゲート１上
に垂直選択用トランジスタ（Ｑｖ）のゲート５１を完全
に重ねて形成したので、トランジスタの基板上を占める
面積が小さくなり、上記実施例３の固体撮像素子に比べ
て、画素部をより一層微細化することができる。

【００３４】

【発明の効果】以上のように、この発明によれば、画素
を構成する光電変換素子を光電変換膜を用いて形成する
ようにしたので、光電変換素子と他の画素を構成する増
幅用トランジスタとを繋ぐ配線を減らすことができ、そ
の結果、画素部が微細化した小型の増幅読出し型固体撮
像素子を得ることができる効果がある。

【００３５】更に、この発明によれば、画素を構成する
トランジスタのうちの少なくとも１つのトランジスタを
他のトランジスタのゲート電極に繋がるゲート金属層の
一部を用いた薄膜トランジスタで形成したので、画素を
構成するトランジスタ間を繋ぐ配線を減らすことがで
き、その結果、画素部が微細化した小型の増幅読出し型
固体撮像素子を得ることができる効果がある。

【００３６】更に、この発明によれば、画素を構成する
垂直選択用トランジスタとリセット用トランジスタの電
源を半導体基板から供給できるようにしたので、電源供
給用の配線を減らすことができ、その結果、画素部が微
細化した小型の増幅読出し型固体撮像素子を得ることが
できる効果がある。

【００３７】更に、この発明によれば、画素を構成する
増幅用トランジスタと垂直選択用トランジスタのゲート
の一部或いは全部を重ねて形成したので、これらトラン
ジスタの基板上での面積が小さくなり、その結果、画素
部が微細化した小型の増幅読出し型固体撮像素子を得る
ことができる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１による増幅読出し型固体撮
像素子の画素部とその周辺部の半導体基板上におけるこ
れらを構成する素子要素の配置を示したパターンレイア
ウト図である。

【図２】図１のII−II線における断面図である。

【図３】この発明の実施例２による増幅読出し型固体撮
像素子の画素部の構成を示す断面図である。

【図４】この発明の実施例３による増幅読出し型固体撮
像素子の画素部の構成を示す断面図である。

【図５】この発明の実施例４による増幅読出し型固体撮
像素子の画素部の構成を示す断面図である。

【図６】この発明の実施例４による増幅読出し型固体撮
像素子の画素部の構成を示す図である。

【図７】従来の増幅読出し型の固体撮像素子の構成を示
す等価回路図である。

【図８】図７の画素部を拡大して示した等価回路図であ
る。

【図９】図７，８に示した固体撮像素子の画素部とその
周辺の半導体基板上におけるこれらを構成する素子要素
の配置構成を示したパターンレイアウト図である。

【符号の説明】

１増幅用ＭＯＳトランジスタのゲートおよび光電変
換素子リセット用薄膜トランジスタを形成するためのポ
リシリコン層９基板への埋め込み層３１光電変変換素子３２増幅読出し用ＭＯＳトランジスタ３３画素選択用ＭＯＳトランジスタ２，３４光電変換素子リセット用ＭＯＳトランジスタ５１垂直選択用ＭＯＳトランジスタおよび光電変換素
子リセット用ＭＯＳトランジスタのゲート６０ｐ型ウェル７０ｎ型半導体基板

Claims

【特許請求の範囲】

【請求項１】少なくとも光電変換素子，増幅用トラン
ジスタ，リセット用トランジスタ，及び画素選択用トラ
ンジスタにより１つの画素を構成してなる増幅読出し型
固体撮像素子であって、上記光電変換素子を光電変換膜を用いて形成したことを
特徴とする固体撮像素子。
【請求項２】少なくとも光電変換素子，増幅用トラン
ジスタ，リセット用トランジスタ，及び画素選択用トラ
ンジスタにより１つの画素を構成してなる増幅読出し型
固体撮像素子であって、上記トランジスタのうちの少なくとも１つのトランジス
タを薄膜トランジスタで形成したことを特徴とする固体
撮像素子。
【請求項３】請求項２に記載の増幅読出し型固体撮像
素子において、上記リセット用トランジスタを、その一部が上記増幅用
トランジスタのゲート電極となるゲート金属層の該ゲー
ト電極以外の部分を用いた薄膜トランジスタで形成した
ことを特徴とする固体撮像素子。
【請求項４】少なくとも光電変換素子，増幅用トラン
ジスタ，リセット用トランジスタ，及び画素選択用トラ
ンジスタにより１つの画素を構成してなる増幅読出し型
固体撮像素子であって、上記光電変換素子及びトランジスタを、第１導電型半導
体基板上に形成した第２導電型半導体層内に形成し、か
つ、上記リセット用トランジスタと画素選択用トランジスタ
の各１つの端子を該第１導電型半導体基板に接続して、
該第１導電型半導体基板から上記トランジスタに電源を
供給するようにしたことを特徴とする固体撮像素子。
【請求項５】少なくとも光電変換素子，増幅用トラン
ジスタ，リセット用トランジスタ，及び画素選択用トラ
ンジスタにより１つの画素を構成してなる増幅読出し型
固体撮像素子であって、上記光電変換素子，増幅用トランジスタ及び画素選択用
トランジスタを第１導電型半導体基板上に形成した第２
導電型半導体層内に形成し、上記リセット用トランジス
タを、その一部が上記増幅用トランジスタのゲート電極
となるゲート金属層の該ゲート電極以外の部分を用いた
薄膜トランジスタで形成し、かつ、上記リセット用トランジスタと画素選択用トランジスタ
の各１つの端子を該第１導電型半導体基板に接続し、該
第１導電型半導体基板から上記トランジスタに電源を供
給するようにしたことを特徴とする固体撮像素子。
【請求項６】少なくとも光電変換素子，増幅用トラン
ジスタ，リセット用トランジスタ，及び画素選択用トラ
ンジスタにより１つの画素を構成してなる増幅読出し型
固体撮像素子であって、上記増幅用トランジスタと画素選択用トランジスタの各
ゲート電極の一部を相互に重ねて形成したことを特徴と
する固体撮像素子。
【請求項７】少なくとも光電変換素子，増幅用トラン
ジスタ，リセット用トランジスタ，及び画素選択用トラ
ンジスタにより１つの画素を構成してなる増幅読出し型
固体撮像素子であって、上記増幅用トランジスタと画素選択用トランジスタの各
ゲート電極を相互に完全に重ねて形成したことを特徴と
する固体撮像素子。