JPS6022383B2 - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS6022383B2 JPS6022383B2 JP13379679A JP13379679A JPS6022383B2 JP S6022383 B2 JPS6022383 B2 JP S6022383B2 JP 13379679 A JP13379679 A JP 13379679A JP 13379679 A JP13379679 A JP 13379679A JP S6022383 B2 JPS6022383 B2 JP S6022383B2
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- JP
- Japan
- Prior art keywords
- input
- output
- cpu
- microprocessor
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
この発明は計算機の中央処理装置（以下、ＣＰＵと称す
）の入出力チャネルに接続される入出力制御装置におい
て、入出力制御装置が動作するときに必要な起動パラメ
ータを複数の入出力命令によりＣＰＵ側から個別に指定
される形式の装置であり、その入出力制御装置の構成要
素としてマイクロプロセッサを使用した装置に関するも
のである。
）の入出力チャネルに接続される入出力制御装置におい
て、入出力制御装置が動作するときに必要な起動パラメ
ータを複数の入出力命令によりＣＰＵ側から個別に指定
される形式の装置であり、その入出力制御装置の構成要
素としてマイクロプロセッサを使用した装置に関するも
のである。
従来この種の装置はＣＰＵ側より実行される入出力命令
で指示される情報を受け取る手段としてデータ転送幅を
扱えるレジスタと実行された入出力命令の種類の情報を
取り込むレジスタで構成されていた。
で指示される情報を受け取る手段としてデータ転送幅を
扱えるレジスタと実行された入出力命令の種類の情報を
取り込むレジスタで構成されていた。
この構成法ではＣＰＵ側より実行される入出力命令によ
り指示される情報を入出力制御装置内のマイクロプロセ
ッサが受け取るまではＣＰＵ側として次の入出力命令を
実行することができないためＣＰＵの入出力チャネルの
データ転送能力を落すか、または非常に高速のマイクロ
プロセッサを使用しなくてはならないという欠点があっ
た。
り指示される情報を入出力制御装置内のマイクロプロセ
ッサが受け取るまではＣＰＵ側として次の入出力命令を
実行することができないためＣＰＵの入出力チャネルの
データ転送能力を落すか、または非常に高速のマイクロ
プロセッサを使用しなくてはならないという欠点があっ
た。
また他の方法として入出力制御装置内のマイクロプロセ
ッサの命令とＣＰＵ側の入出力命令いずれからもアクセ
スできるような読み書き可能なメモリを設け、ＣＰＵ側
からこのメモリへのアクセスは入出力命令の種類ごとに
異なるメモリアドレスに対して行なわれるような構成に
する。このメモ川こ読み書きされたことをマイクロプロ
セッサに伝えるため入出力命令の種類分のフリツプフロ
ップを用意し、ＣＰＵ側の入出力命令が実行されると該
当フリップフロップがセットされるようにしておく。
ッサの命令とＣＰＵ側の入出力命令いずれからもアクセ
スできるような読み書き可能なメモリを設け、ＣＰＵ側
からこのメモリへのアクセスは入出力命令の種類ごとに
異なるメモリアドレスに対して行なわれるような構成に
する。このメモ川こ読み書きされたことをマイクロプロ
セッサに伝えるため入出力命令の種類分のフリツプフロ
ップを用意し、ＣＰＵ側の入出力命令が実行されると該
当フリップフロップがセットされるようにしておく。
このフリップフロップの状態をマイクロプロセッサの命
令によりセンスすることによりＣＰＵ側から入出力命令
の実行を知ることができるが、フリツプフロップが多数
必要とされるため実装効率が悪いという欠点があった。
令によりセンスすることによりＣＰＵ側から入出力命令
の実行を知ることができるが、フリツプフロップが多数
必要とされるため実装効率が悪いという欠点があった。
特に複数の入出力装置を一合の入出力制御装置で制御し
ようとすると非常に多数のフリツプフロップが必要とな
り問題があった。この発明はこれらの欠点を解決するた
めになされたもので、入出力制御装置内にフラグメモリ
と呼ばれる回路を用意したもので以下図面について詳細
に説明する。
ようとすると非常に多数のフリツプフロップが必要とな
り問題があった。この発明はこれらの欠点を解決するた
めになされたもので、入出力制御装置内にフラグメモリ
と呼ばれる回路を用意したもので以下図面について詳細
に説明する。
第１図はこの発明の実施例を説明するための全体のブロ
ック図である。
ック図である。
この第１図において、メインメモリ１上のプログラムに
従って処理するＣＰＵ２の入出力チャネル３に入出力制
御装置４を介して複数の入出力装置５ａ〜５ｃが接続さ
れている。
従って処理するＣＰＵ２の入出力チャネル３に入出力制
御装置４を介して複数の入出力装置５ａ〜５ｃが接続さ
れている。
メインメモリ１上のプログラムがある入出力装置を起動
するときにはプログラムの内容に従ってＣＰＵ２が該当
入出力装置５ａ〜５ｃに関する起動に必要な入出力命令
を実行する。
するときにはプログラムの内容に従ってＣＰＵ２が該当
入出力装置５ａ〜５ｃに関する起動に必要な入出力命令
を実行する。
ＣＰＵ２が入出力命令を実行するとその情報が入出力チ
ャネル３に乗り入出力制御装置４内のコントロール情報
制御回路６とデータ情報制御回路７に伝達される。
ャネル３に乗り入出力制御装置４内のコントロール情報
制御回路６とデータ情報制御回路７に伝達される。
データ情報制御回路７は各入出力命令で指示されたデー
タを制御メモリ８上の特定領域の指定アドレスに対して
直接読み書きする。一方入出力制御装置４内の制御メモ
リ８上のプログラムに従って処理しているマイクロプロ
セッサ９はコントロール情報制御回路６の状態をセンス
することによりＣＰＵ２側で実行した入出力命令の種類
の情報を得ることができ、その内容から制御メモリ８上
の特定領域にデータが読み書きされたか否かを知る。
タを制御メモリ８上の特定領域の指定アドレスに対して
直接読み書きする。一方入出力制御装置４内の制御メモ
リ８上のプログラムに従って処理しているマイクロプロ
セッサ９はコントロール情報制御回路６の状態をセンス
することによりＣＰＵ２側で実行した入出力命令の種類
の情報を得ることができ、その内容から制御メモリ８上
の特定領域にデータが読み書きされたか否かを知る。
このようにして該当入出力装置５ａ〜５ｃが動作する上
で必要な情報すべてが入出力チャネル３側より与えられ
ると、マイクロプロセッサ９は該当入出力インターフェ
イス回路１０ａ〜１０ｃを介して該当入出力装置５ａ〜
５ｃを制御し、起動する。
で必要な情報すべてが入出力チャネル３側より与えられ
ると、マイクロプロセッサ９は該当入出力インターフェ
イス回路１０ａ〜１０ｃを介して該当入出力装置５ａ〜
５ｃを制御し、起動する。
第２図はこの発明の実施例を示したもので、第１図のコ
ントロール情報制御回路６の部分の詳細を記述したもの
である。
ントロール情報制御回路６の部分の詳細を記述したもの
である。
以後第２図について説明する。
コントロ−ル情報制御回路６の中にデータ入出力ライン
１ビットのランダムアクセスメモリを用意し、このメモ
リをフラグメモリ２０と呼ぶことにする。
１ビットのランダムアクセスメモリを用意し、このメモ
リをフラグメモリ２０と呼ぶことにする。
フラグメモリ２０の基本的動作としてはＣＰＵ２が入出
力命令を実行すると入出力チャネル３上の入出力命令制
御信号をフラグメモリ２０のアドレス入力に加え、フラ
グメモリ２０のデータ入力ラインをアクティブにして書
込む。
力命令を実行すると入出力チャネル３上の入出力命令制
御信号をフラグメモリ２０のアドレス入力に加え、フラ
グメモリ２０のデータ入力ラインをアクティブにして書
込む。
こ）で、入出力命令制御信号とは、デコードすることに
よりいくつかの入出力命令に分離することのできる制御
信号のことである。この動作によりＣＰＵ２側より実行
された入出力命令の種類の情報がフラグメモリ上に書き
込まれる。
よりいくつかの入出力命令に分離することのできる制御
信号のことである。この動作によりＣＰＵ２側より実行
された入出力命令の種類の情報がフラグメモリ上に書き
込まれる。
一方マイクロプロセッサ９のバス１１にフラグメモリを
接続しておくことによりマイクロプロセッサ９側からも
アクセスできる様にしておく。
接続しておくことによりマイクロプロセッサ９側からも
アクセスできる様にしておく。
この様な構成をとることによりＣＰＵ２からの入出力命
令の実行状態はフラグメモリ２０を介してマイクロプロ
セッサ９に伝えることができる。以下第２図について詳
細に説明する。フラグメモリ２０はＣＰＵ２側およびマ
イクロプロセッサ９側の双方から非同期にアクセスされ
る。
令の実行状態はフラグメモリ２０を介してマイクロプロ
セッサ９に伝えることができる。以下第２図について詳
細に説明する。フラグメモリ２０はＣＰＵ２側およびマ
イクロプロセッサ９側の双方から非同期にアクセスされ
る。
優先制御回路３０はＣＰＵ２側およびマイクロプロセッ
サ９側双方から同時にフラグメモリ２０に対しアクセス
要求が生じたときにアクセス順序を制御する回路である
。
サ９側双方から同時にフラグメモリ２０に対しアクセス
要求が生じたときにアクセス順序を制御する回路である
。
ＣＰＵ２側で入出力命令を実行するとフラグメモリに対
してＣＰＵアクセス要求３１が生ずる。
してＣＰＵアクセス要求３１が生ずる。
マイクロプロセッサ９よりフラグメモリ２０にマイクロ
プロセッサアクセス要求３２がない場合はＣＰＵ２に対
しＣＰＵアクセス可信号３３で応答し同時に入出力チャ
ネル３上の入出力命令制御信号の情報４１をセレクタ４
０により選択しフラグメモリ２０のアドレス入力に加え
るとともにフラグメモリのデータィンラインをアクティ
ブにして書き込む。またマイクロプロセッサ９よりフラ
グメモリ２０の内容を読み出す命令を実行したときもマ
イクロプロセッサアクセス要求３２が生ずる。
プロセッサアクセス要求３２がない場合はＣＰＵ２に対
しＣＰＵアクセス可信号３３で応答し同時に入出力チャ
ネル３上の入出力命令制御信号の情報４１をセレクタ４
０により選択しフラグメモリ２０のアドレス入力に加え
るとともにフラグメモリのデータィンラインをアクティ
ブにして書き込む。またマイクロプロセッサ９よりフラ
グメモリ２０の内容を読み出す命令を実行したときもマ
イクロプロセッサアクセス要求３２が生ずる。
ＣＰＵアクセス要求３１がない場合は穣先制御回路３０
よりマイクロプロセッサアクセス可信号３４でマィクロ
プロセツサに応答し、マイクロプロセッサのアドレスバ
ス信号４２ラインをセレクタ４川こより選択しフラグメ
モリ２０のアドレス入力ラインに加え、フラグメモリ２
０より書き込まれていた情報をゲート２２を開いてマイ
クロプロセッサ９に謙取られる。ＣＰＵアクセス要求３
１とマイクロプロセッサアクセス要求３２の双方が生じ
たときは優先制御回路３０により先もの勝処理され一瞬
でも早く受け付けられたアクセス要求に対しアクセス可
信号で応答し、もう一方は先に受付けられた処理が完了
するまでアクセス可信号を待たせる。
よりマイクロプロセッサアクセス可信号３４でマィクロ
プロセツサに応答し、マイクロプロセッサのアドレスバ
ス信号４２ラインをセレクタ４川こより選択しフラグメ
モリ２０のアドレス入力ラインに加え、フラグメモリ２
０より書き込まれていた情報をゲート２２を開いてマイ
クロプロセッサ９に謙取られる。ＣＰＵアクセス要求３
１とマイクロプロセッサアクセス要求３２の双方が生じ
たときは優先制御回路３０により先もの勝処理され一瞬
でも早く受け付けられたアクセス要求に対しアクセス可
信号で応答し、もう一方は先に受付けられた処理が完了
するまでアクセス可信号を待たせる。
動作中フリツプフロツプ６０はＣＰＵ２の入出力命令実
行により指示される情報がマイクロプロセッサ９に伝達
されるまでに時間がかかるため、ＣＰＵ２側の指示とマ
イクロプロセッサ９の実処理のタイミングにおいて同期
ずれが発生するが、その補償するため設けられたもので
ある。
行により指示される情報がマイクロプロセッサ９に伝達
されるまでに時間がかかるため、ＣＰＵ２側の指示とマ
イクロプロセッサ９の実処理のタイミングにおいて同期
ずれが発生するが、その補償するため設けられたもので
ある。
ＣＰＵ２側より入出力装置起動のためのパラメータを入
出力命令によりセット完了後最後に起動を意味する入出
力命令が実行される。
出力命令によりセット完了後最後に起動を意味する入出
力命令が実行される。
この起動を意味する入出力命令は動作中フリップフロッ
プ制御回路５０で識別され、動作中フリップフロツブ６
０をＨ／Ｗロジックのみでセットする。この動作中フリ
ップフロップ６０のリセットはマイクロプロセッサ９か
ＣＰＵにより指定された処理を完全に終了後マイクロプ
ロセッサ９の特定な命令により行なう。
プ制御回路５０で識別され、動作中フリップフロツブ６
０をＨ／Ｗロジックのみでセットする。この動作中フリ
ップフロップ６０のリセットはマイクロプロセッサ９か
ＣＰＵにより指定された処理を完全に終了後マイクロプ
ロセッサ９の特定な命令により行なう。
この動作中フリップフロップ６０の内容をＣＰＵ２側の
特定な入力命令実行時にゲート６２をオープンし、セン
スできるようにしておく。
特定な入力命令実行時にゲート６２をオープンし、セン
スできるようにしておく。
この様な構成にしておけばＣＰＵ２側のプログラムが入
出力装置を起動する際に動作中フリップフロップの内容
をチェックし、起動するための入出力命令を実行するよ
うに決めてお仇よ、マイクロプロセッサ９の処理は即時
処理でなくとも可能となる。以上のようにこの発明によ
れば、ＣＰＵとマイクロプロセッサ間のインターフェイ
ス部分にフラグメモリを設けることにより、高速のマイ
クロプロセッサを使用せずとも少ないＨ／Ｗロジック量
で効率のよい入出力制御装置を構成でき、入出力装置が
複数になればより効果が発揮できる利点がある。
出力装置を起動する際に動作中フリップフロップの内容
をチェックし、起動するための入出力命令を実行するよ
うに決めてお仇よ、マイクロプロセッサ９の処理は即時
処理でなくとも可能となる。以上のようにこの発明によ
れば、ＣＰＵとマイクロプロセッサ間のインターフェイ
ス部分にフラグメモリを設けることにより、高速のマイ
クロプロセッサを使用せずとも少ないＨ／Ｗロジック量
で効率のよい入出力制御装置を構成でき、入出力装置が
複数になればより効果が発揮できる利点がある。
第１図はこの発明の実施例における全体ブロック図、第
２図はこの発明の実施例を示すブロック図である。 図中、１はＣＰＵのメインメモリ、２はＣＰＵ、３はＣ
ＰＵの入出力チャネル、４は入出力制御装置、５ａ〜５
ｃは入出力装置、６はコントロール情報制御回路、７は
データ情報制御回路、８はマィクロプロセツサの制御メ
モリ、９はマイクロプロセッサ、１０ａ〜１０ｃは入出
力装置インターフェイス回路、１１はマイクロプロセッ
サのバス、２川まフラグメモリ、２２はゲート、３０は
優先制御回路、３１はＣＰＵアクセス要求、３２はマイ
クロプロセッサアクセス要求、３３はＣＰＵアクセス可
信号、３４はマイクロプロセッサアクセス可信号、４０
はセレクタ、４１は入出力命令制御信号、４２はマイク
ロプロセッサのアドレスバス信号、５０は動作中フリッ
プフロップ制御回路、６０は動作中フリップフロップ、
６２はゲートである。 なお、図中、同一あるいは相当部分には同一符号を付し
て示してある。第１図 第２図
２図はこの発明の実施例を示すブロック図である。 図中、１はＣＰＵのメインメモリ、２はＣＰＵ、３はＣ
ＰＵの入出力チャネル、４は入出力制御装置、５ａ〜５
ｃは入出力装置、６はコントロール情報制御回路、７は
データ情報制御回路、８はマィクロプロセツサの制御メ
モリ、９はマイクロプロセッサ、１０ａ〜１０ｃは入出
力装置インターフェイス回路、１１はマイクロプロセッ
サのバス、２川まフラグメモリ、２２はゲート、３０は
優先制御回路、３１はＣＰＵアクセス要求、３２はマイ
クロプロセッサアクセス要求、３３はＣＰＵアクセス可
信号、３４はマイクロプロセッサアクセス可信号、４０
はセレクタ、４１は入出力命令制御信号、４２はマイク
ロプロセッサのアドレスバス信号、５０は動作中フリッ
プフロップ制御回路、６０は動作中フリップフロップ、
６２はゲートである。 なお、図中、同一あるいは相当部分には同一符号を付し
て示してある。第１図 第２図
Claims (1)
- １ 計算機の中央処理装置ＣＰＵの入出力チヤネルに接
続され、このＣＰＵ側からの複数個の入出力命令によつ
て起動されて所定の制御がなされる入出力制御装置にお
いて、マイクロプロセツサと、上記入出力チヤネルおよ
び上記マイクロプロセツサのバスの双方に接続され、実
行された上記ＣＰＵ側の入出力命令の種類の情報が書き
込まれるようにされているフラグメモリであつて、上記
ＣＰＵおよび上記マイクロプロセツサの双方から非同期
にアクセスされるフラグメモリと、上記ＣＰＵ命令およ
び上記マイクロプロセツサの命令の双方からの上記フラ
グメモリへのアクセス要求に対してその受付順序を制御
する優先制御回路と、起動のための上記ＣＰＵの入出力
命令によつてセツトされ、上記マイクロプロセツサの特
定の命令によつてリセツトされる動作中フリツプフロツ
プとを備え、上記動作中フリツプフロツプの内容を上記
ＣＰＵ側でセンスすることができるようにされているこ
とを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13379679A JPS6022383B2 (ja) | 1979-10-17 | 1979-10-17 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13379679A JPS6022383B2 (ja) | 1979-10-17 | 1979-10-17 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5659339A JPS5659339A (en) | 1981-05-22 |
| JPS6022383B2 true JPS6022383B2 (ja) | 1985-06-01 |
Family
ID=15113214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13379679A Expired JPS6022383B2 (ja) | 1979-10-17 | 1979-10-17 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022383B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223868A (ja) * | 1983-05-16 | 1984-12-15 | Fujitsu Ltd | 磁気テ−プ装置のインタフエ−ス方式 |
| JPS60110064A (ja) * | 1983-08-04 | 1985-06-15 | テクトロニツクス・インコ−ポレイテツド | 非同期緩衝通信インタフエ−ス |
-
1979
- 1979-10-17 JP JP13379679A patent/JPS6022383B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5659339A (en) | 1981-05-22 |
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