JPH0424733B2 - - Google Patents
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- JPH0424733B2 JPH0424733B2 JP59168163A JP16816384A JPH0424733B2 JP H0424733 B2 JPH0424733 B2 JP H0424733B2 JP 59168163 A JP59168163 A JP 59168163A JP 16816384 A JP16816384 A JP 16816384A JP H0424733 B2 JPH0424733 B2 JP H0424733B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システムの中央処理装置で実行
される入出力命令に基づく指令情報を、チヤネル
制御装置に転送するための制御方式に関する。
される入出力命令に基づく指令情報を、チヤネル
制御装置に転送するための制御方式に関する。
多くの計算機システムの周辺装置は、１又は複
数のサブチヤネルを制御するチヤネル制御装置を
経て、計算機システム本体部の中央処理装置及び
主記憶装置に接続される。
数のサブチヤネルを制御するチヤネル制御装置を
経て、計算機システム本体部の中央処理装置及び
主記憶装置に接続される。
チヤネル制御装置は、中央処理装置で実行され
る入出力命令によつて構成される制御情報を受領
して、該制御情報に指定されたサブチヤネルのデ
ータ入出力等の制御を実行する。
る入出力命令によつて構成される制御情報を受領
して、該制御情報に指定されたサブチヤネルのデ
ータ入出力等の制御を実行する。
第２図は計算機システムの一例の構成図であ
り、２台の中央処理装置（以下においてCPUと
いう）１、２台のチヤネル制御装置（以下におい
てCHPという）２及び主記憶装置３が、システ
ム制御装置４に接続されている。
り、２台の中央処理装置（以下においてCPUと
いう）１、２台のチヤネル制御装置（以下におい
てCHPという）２及び主記憶装置３が、システ
ム制御装置４に接続されている。
CHP２は各サブチヤネルの制御に必要な情報
を保持しているが、それらの情報は、例えば主記
憶装置の一部の記憶領域を利用して記憶する。
を保持しているが、それらの情報は、例えば主記
憶装置の一部の記憶領域を利用して記憶する。
そのような領域は例えばＩ／Ｏシステム領域と
呼ばれ、CPU１で実行されるプログラムからは
直接アクセスすることができない、いわゆるハー
ドウエア領域として固定的にCHP２に割り当て
られる。
呼ばれ、CPU１で実行されるプログラムからは
直接アクセスすることができない、いわゆるハー
ドウエア領域として固定的にCHP２に割り当て
られる。
システム制御装置４はCPU１及びCHP２から
主記憶装置３へのアクセスを制御し、又CPU１
相互間、CPU１とCHP２間、CHP２相互間等の
情報交換を制御する。
主記憶装置３へのアクセスを制御し、又CPU１
相互間、CPU１とCHP２間、CHP２相互間等の
情報交換を制御する。
CPU１で実行されるプログラムにおいて、周
辺装置に関するデータ転送、その他の制御を必要
とするときは、CHP２に所要の指令情報を送る
ために入出力命令を発行する。
辺装置に関するデータ転送、その他の制御を必要
とするときは、CHP２に所要の指令情報を送る
ために入出力命令を発行する。
入出力命令に属する命令には、周辺装置の動作
の起動等をCHP２に指令するための、スタート
Ｉ／Ｏ（SIO及びSIOF）命令を代表例として、各
種の命令があるが、それらの命令は従来以下に説
明するようにして実行された。
の起動等をCHP２に指令するための、スタート
Ｉ／Ｏ（SIO及びSIOF）命令を代表例として、各
種の命令があるが、それらの命令は従来以下に説
明するようにして実行された。
即ち、例えばSIOF命令を発行するときは、そ
の前にプログラムは周辺装置の動作等を規定する
コマンド制御語（以下においてCCWという）を
主記憶装置３に準備し、その記憶アドレスを、主
記憶装置の特定記憶アドレスにあるコマンドアド
レス語（以下においてCAWという）に格納した
後、SIOF命令を発行する。
の前にプログラムは周辺装置の動作等を規定する
コマンド制御語（以下においてCCWという）を
主記憶装置３に準備し、その記憶アドレスを、主
記憶装置の特定記憶アドレスにあるコマンドアド
レス語（以下においてCAWという）に格納した
後、SIOF命令を発行する。
CPU１ではSIOF命令の実行において、第４図
のタイミング図に示すように、Ｉ／Ｏ要求信号１
０として、該命令のオペレーシヨンコード及びオ
ペランドで指定されるサブチヤネルアドレス（周
辺装置アドレス）を含む指令情報を、システム制
御装置４へ送る。
のタイミング図に示すように、Ｉ／Ｏ要求信号１
０として、該命令のオペレーシヨンコード及びオ
ペランドで指定されるサブチヤネルアドレス（周
辺装置アドレス）を含む指令情報を、システム制
御装置４へ送る。
システム制御装置４はCHPを選択して、制御
信号、発信元のCPU番号、と共に入出力制御情
報をCHP２へ情報１１として示すタイミングに
おいて中継する。
信号、発信元のCPU番号、と共に入出力制御情
報をCHP２へ情報１１として示すタイミングに
おいて中継する。
CHP２はCPU番号で定まる特定記憶アドレス
のCAWを読み出して、CCWアドレス等をＩ／Ｏ
システム領域に格納し、その他の一連の処理を時
間12の間に実行する。その後、結果の条件コード
（以下においてCCという）と共に終了信号１３を
返すので、システム制御装置４は発信元CPU１
へ、情報１４としてそれを中継する。
のCAWを読み出して、CCWアドレス等をＩ／Ｏ
システム領域に格納し、その他の一連の処理を時
間12の間に実行する。その後、結果の条件コード
（以下においてCCという）と共に終了信号１３を
返すので、システム制御装置４は発信元CPU１
へ、情報１４としてそれを中継する。
CPU１はCCを所定のレジスタにセツトして命
令の実行を完了する。
令の実行を完了する。
〔発明が解決しようとする問題点〕
前記の説明で明らかなように、入出力命令の実
行のために第４図に時刻15から16までの期間にわ
たつてCPU１は占用されることになる。
行のために第４図に時刻15から16までの期間にわ
たつてCPU１は占用されることになる。
この期間には装置間の情報転送を含むので、比
較的長い時間を要するという問題があり、CPU
１の高速化とともに、益々その問題が拡大される
傾向になつている。
較的長い時間を要するという問題があり、CPU
１の高速化とともに、益々その問題が拡大される
傾向になつている。
〔問題点を解決するための手段〕
前記の問題点は、中央処理装置と、チヤネル制
御装置と、主記憶装置とを有し、 該チヤネル制御装置は、該中央処理装置で実行
される入出力命令に基づく指令情報を受信して、
該指令情報で指定されるサブチヤネルについて指
定の処理を実行し、 該主記憶装置は、該中央処理装置及び該チヤネ
ル制御装置からアクセスするよう接続され、所定
のＩ／Ｏシステム領域に、該サブチヤネルの制御
情報を保持する計算機システムにおいて、 該チヤネル制御装置には、１個以上のバツフア
と、上記中央処理装置から転送される該指令情報
を該チヤネル制御装置内の処理状態とは独立に空
きの該バツフアに受信する手段と、該バツフアの
全てに空きがない状態を中央処理装置に通知する
手段を設け、 該中央処理装置は、該入出力命令を実行する場
合には、該通知手段を参照して該バツフアに空き
がないと判定したときは該命令の実行を中止また
は待ち状態とし、 該バツフアに空きがあると判定したときは、当
該入出力命令で指定される該サブチヤネルの該
Ｉ／Ｏシステム領域に保持する該制御情報より該
サブチヤネルの状態を識別し、 該サブチヤネルが指令実行が不可能である状態
の場合は、該中央処理装置は入出力命令の実行を
中止し、 該サブチヤネルが指令実行可能である状態の場
合は、該中央処理装置は当該サブチヤネルを制御
するための所定の情報をＩ／Ｏシステム領域に格
納した後で、該指令情報を該チヤネル制御装置の
バツフアに転送し、 該入出力命令が該チヤネル制御装置による入出
力処理の実行と中央処理装置の命令の実行とが非
同期に行われる命令である場合には、該指令情報
の転送の完了によつて該入出力命令の実行を完了
したことを認識することを特徴とする本発明の入
出力制御方法によつて解決される。
御装置と、主記憶装置とを有し、 該チヤネル制御装置は、該中央処理装置で実行
される入出力命令に基づく指令情報を受信して、
該指令情報で指定されるサブチヤネルについて指
定の処理を実行し、 該主記憶装置は、該中央処理装置及び該チヤネ
ル制御装置からアクセスするよう接続され、所定
のＩ／Ｏシステム領域に、該サブチヤネルの制御
情報を保持する計算機システムにおいて、 該チヤネル制御装置には、１個以上のバツフア
と、上記中央処理装置から転送される該指令情報
を該チヤネル制御装置内の処理状態とは独立に空
きの該バツフアに受信する手段と、該バツフアの
全てに空きがない状態を中央処理装置に通知する
手段を設け、 該中央処理装置は、該入出力命令を実行する場
合には、該通知手段を参照して該バツフアに空き
がないと判定したときは該命令の実行を中止また
は待ち状態とし、 該バツフアに空きがあると判定したときは、当
該入出力命令で指定される該サブチヤネルの該
Ｉ／Ｏシステム領域に保持する該制御情報より該
サブチヤネルの状態を識別し、 該サブチヤネルが指令実行が不可能である状態
の場合は、該中央処理装置は入出力命令の実行を
中止し、 該サブチヤネルが指令実行可能である状態の場
合は、該中央処理装置は当該サブチヤネルを制御
するための所定の情報をＩ／Ｏシステム領域に格
納した後で、該指令情報を該チヤネル制御装置の
バツフアに転送し、 該入出力命令が該チヤネル制御装置による入出
力処理の実行と中央処理装置の命令の実行とが非
同期に行われる命令である場合には、該指令情報
の転送の完了によつて該入出力命令の実行を完了
したことを認識することを特徴とする本発明の入
出力制御方法によつて解決される。
入出力命令の実行のためにCPU１が保留され
る時間の大部分を占める、第４図の時間12の期間
に、CHP２で行われる処理は入出力命令の種類
によつて一般に異なるが、大別して２種類の型が
ある。
る時間の大部分を占める、第４図の時間12の期間
に、CHP２で行われる処理は入出力命令の種類
によつて一般に異なるが、大別して２種類の型が
ある。
第１の型の命令はSIOF命令その他のように、
この時点では該命令に基づく制御情報がCHP２
に転送されるのみで、その実行はCPU１の命令
の実行と非同期に行われてよいものである。
この時点では該命令に基づく制御情報がCHP２
に転送されるのみで、その実行はCPU１の命令
の実行と非同期に行われてよいものである。
第２の型はSIO命令等のように、時間12の期間
において、コマンド転送等周辺装置との情報授受
が行われ、その結果が得られた時点で命令を完了
する、いわゆる同期型のものである。
において、コマンド転送等周辺装置との情報授受
が行われ、その結果が得られた時点で命令を完了
する、いわゆる同期型のものである。
従つて、CPU１から受信する指令情報の保持
を目的とするバツフアをCHP２に設け、第１の
型の命令の場合には、該バツフアに指令情報を転
送完了すれば入出力命令の実行完了とすることに
すれば、CHP２が他の処理を実行中であつても、
CPU１は入出力命令の実行を終わることができ
る。
を目的とするバツフアをCHP２に設け、第１の
型の命令の場合には、該バツフアに指令情報を転
送完了すれば入出力命令の実行完了とすることに
すれば、CHP２が他の処理を実行中であつても、
CPU１は入出力命令の実行を終わることができ
る。
この場合に、例えば指令情報を転送する前に、
CPU１がＩ／Ｏシステム領域の所要サブチヤネ
ルの情報を参照して、該サブチヤネルが指令実行
可能な状態か否かを判定し、可能の場合はCAW
にあるCCW記憶アドレスその他の制御情報を該
サブチヤネルの領域に格納する。
CPU１がＩ／Ｏシステム領域の所要サブチヤネ
ルの情報を参照して、該サブチヤネルが指令実行
可能な状態か否かを判定し、可能の場合はCAW
にあるCCW記憶アドレスその他の制御情報を該
サブチヤネルの領域に格納する。
その結果と、指令情報転送結果に基づいてCC
の発生もCPU１自身で行うことができる。
の発生もCPU１自身で行うことができる。
なお、CPU１が上記制御情報をサブチヤネル
の領域に格納するのは、従来技術のようにCHP
２が該処理を実行するものとした場合、CPU１
が所定の指令情報の転送を以て入出力命令を完了
したと認識して次の処理に移行すると、CHP２
の処理以前に上記制御情報を更新してしまうおそ
れがあるため、このことを防止するためである。
の領域に格納するのは、従来技術のようにCHP
２が該処理を実行するものとした場合、CPU１
が所定の指令情報の転送を以て入出力命令を完了
したと認識して次の処理に移行すると、CHP２
の処理以前に上記制御情報を更新してしまうおそ
れがあるため、このことを防止するためである。
これらのCPU１の処理も、CHP２が他の処理
を実行中に並行できるので、従来実質的には遊ん
でいたCPU１の時間を効率よく利用できる。
を実行中に並行できるので、従来実質的には遊ん
でいたCPU１の時間を効率よく利用できる。
以上のように、SIOF命令等の入出力命令の実
行で、バツフアさえ空いていればチヤネル制御装
置の処理中でも、待ち合わせる必要が無くなるこ
とと、指令情報をチヤネル制御装置に転送する前
にＩ／Ｏシステム領域の処理を中央処理装置で行
い、チヤネル制御装置で指令受信後に行なう必要
が無くなることになるので、命令実行時間を短縮
し、システムの総合的性能を向上する結果とな
る。
行で、バツフアさえ空いていればチヤネル制御装
置の処理中でも、待ち合わせる必要が無くなるこ
とと、指令情報をチヤネル制御装置に転送する前
にＩ／Ｏシステム領域の処理を中央処理装置で行
い、チヤネル制御装置で指令受信後に行なう必要
が無くなることになるので、命令実行時間を短縮
し、システムの総合的性能を向上する結果とな
る。
第１図ａは本発明の一実施例構成の詳細ブロツ
ク図、第１図ｂはこの実施例における入出力命令
実行のタイミング図である。
ク図、第１図ｂはこの実施例における入出力命令
実行のタイミング図である。
CPU１は入出力命令の実行において、後述の
ようにCHP２から送られるバツフア・フル信号
を見て、CHP２の指令情報受信バツフアに空き
があると判定した場合には処理を進める。
ようにCHP２から送られるバツフア・フル信号
を見て、CHP２の指令情報受信バツフアに空き
があると判定した場合には処理を進める。
その場合には、まず入出力命令のオペランドで
指定されるサブチヤネルアドレスによつて、Ｉ／
Ｏシステム領域の該サブチヤネルの領域にアクセ
スして、サブチヤネルの状態を検査し、サブチヤ
ネルが指令を実行可能な状態でなければ、例えば
この段階で、所定のCCをセツトして命令実行を
終わる等の処理に分岐する。
指定されるサブチヤネルアドレスによつて、Ｉ／
Ｏシステム領域の該サブチヤネルの領域にアクセ
スして、サブチヤネルの状態を検査し、サブチヤ
ネルが指令を実行可能な状態でなければ、例えば
この段階で、所定のCCをセツトして命令実行を
終わる等の処理に分岐する。
指令を実行可能な状態であれば、固定の記憶ア
ドレスにあるCAWを読み出し、その内容である、
CCW記憶アドレス、記憶保護キー値その他を
Ｉ／Ｏシステム領域に書込む前処理（第１図ｂの
５０）を行つた後、指令情報の転送を開始する。
ドレスにあるCAWを読み出し、その内容である、
CCW記憶アドレス、記憶保護キー値その他を
Ｉ／Ｏシステム領域に書込む前処理（第１図ｂの
５０）を行つた後、指令情報の転送を開始する。
CPU１はアドレスバス２０に指令情報と要求
種別とを乗せてシステム制御装置４のレジスタ２
１、２２へ転送する（第１図ｂの５１）。
種別とを乗せてシステム制御装置４のレジスタ２
１、２２へ転送する（第１図ｂの５１）。
レジスタ２２の要求種別は主記憶装置３への読
出し／書込み及びＩ／Ｏ要求等の別であつて、今
の場合はＩ／Ｏ要求の表示とする。
出し／書込み及びＩ／Ｏ要求等の別であつて、今
の場合はＩ／Ｏ要求の表示とする。
レジスタ２１の指令情報は例えば第３図の構成
を有し、オペレーシヨンコード部６０にはSIOF
等の入出力命令のオペレーシヨンコード、サブチ
ヤネルアドレス部６１には前記の前処理で使用し
た、サブチヤネルアドレスが置かれ、制御部６２
にはその他の制御情報が必要な場合に置かれる。
を有し、オペレーシヨンコード部６０にはSIOF
等の入出力命令のオペレーシヨンコード、サブチ
ヤネルアドレス部６１には前記の前処理で使用し
た、サブチヤネルアドレスが置かれ、制御部６２
にはその他の制御情報が必要な場合に置かれる。
なお、図中の下部の数字は指令情報の構成の一
例を示すためのビツト位置番号である。この例に
おいてはビツト位置０から31までの32ビツトで指
令情報が構成される。
例を示すためのビツト位置番号である。この例に
おいてはビツト位置０から31までの32ビツトで指
令情報が構成される。
システム制御装置４では、選択回路２３によつ
て、所定の優先順により、同時に発生する要求の
うちの１つを選択して、その要求情報を受信し、
アドレスパイプライン２４に入力する。
て、所定の優先順により、同時に発生する要求の
うちの１つを選択して、その要求情報を受信し、
アドレスパイプライン２４に入力する。
アドレスパイプライン２４には前記の３種の指
令情報が、要求種別及び発信元CPU番号と共に、
受け付け順に入力され、それらの情報はいわゆる
パイプラインを構成するレジスタをシフトし、各
要求種別に応じて制御に使われる。
令情報が、要求種別及び発信元CPU番号と共に、
受け付け順に入力され、それらの情報はいわゆる
パイプラインを構成するレジスタをシフトし、各
要求種別に応じて制御に使われる。
Ｉ／Ｏ要求の場合には、該要求種別を検出して
パイプラインの途中の適当なステージにおいてチ
ヤネル選択回路２５へ指令情報及び発信元CPU
番号がコピーされる。
パイプラインの途中の適当なステージにおいてチ
ヤネル選択回路２５へ指令情報及び発信元CPU
番号がコピーされる。
チヤネル選択回路２５は指令情報のサブチヤネ
ルアドレス部（第３図の６１）の一部によつて
CHP２を決定し、該CHP２のレジスタ２６へ指
令情報、レジスタ２７へCPU番号を転送する
（第１図ｂの５２）。
ルアドレス部（第３図の６１）の一部によつて
CHP２を決定し、該CHP２のレジスタ２６へ指
令情報、レジスタ２７へCPU番号を転送する
（第１図ｂの５２）。
レジスタ２６の指令情報は各CPUに対応して
設けられるバツフアレジスタ３５−１又は３５−
２に格納される。
設けられるバツフアレジスタ３５−１又は３５−
２に格納される。
制御部２９はバツフアレジスタ２６，２７に指
令情報等が設定されると、直ちにCPU番号をシ
ステム制御装置４のレジスタ３０に、受信確認信
号をラツチ３１にセツトする。
令情報等が設定されると、直ちにCPU番号をシ
ステム制御装置４のレジスタ３０に、受信確認信
号をラツチ３１にセツトする。
システム制御装置４では選択回路３２でレジス
タ３０に設定されたCPU番号のCPUを選択して、
該CPU向けのラツチ３３に受信確認信号をセツ
トすることにより、該CPUへ受信確認信号を転
送する（第１図ｂの５３）。
タ３０に設定されたCPU番号のCPUを選択して、
該CPU向けのラツチ３３に受信確認信号をセツ
トすることにより、該CPUへ受信確認信号を転
送する（第１図ｂの５３）。
同時にCHP２の制御部２９は、システム制御
装置４のバツフア・フル信号ラツチ３４−１又は
３４−２もセツトする。
装置４のバツフア・フル信号ラツチ３４−１又は
３４−２もセツトする。
このバツフア・フル信号ラツチ３４−１又は３
４−２は各CHPに対応して、各CPU用のバツフ
アレジスタ３５−１、３５−２が使用中であるこ
とを表示するように設けられ、制御部２９が処理
部２８から、バツフアレジスタ３５−１又は３５
−２の空きを通知されることによつて、リセツト
するまで保持される。
４−２は各CHPに対応して、各CPU用のバツフ
アレジスタ３５−１、３５−２が使用中であるこ
とを表示するように設けられ、制御部２９が処理
部２８から、バツフアレジスタ３５−１又は３５
−２の空きを通知されることによつて、リセツト
するまで保持される。
バツフア・フル信号ラツチ３４−１、３４−２
の信号は各CPUに対する信号の論理和によつて
ラツチ３６をセツトすることにより、該CPUへ
のバツフア・フル信号を転送する。従つて、各
CPU１は全CHP２における自CPU用のバツフア
レジスタ３５−１又は３５−２がすべて空きの場
合に、バツフア・フル信号のオフ状態を検出する
ことになる。
の信号は各CPUに対する信号の論理和によつて
ラツチ３６をセツトすることにより、該CPUへ
のバツフア・フル信号を転送する。従つて、各
CPU１は全CHP２における自CPU用のバツフア
レジスタ３５−１又は３５−２がすべて空きの場
合に、バツフア・フル信号のオフ状態を検出する
ことになる。
CPU１ではレジスタ３３で転送される受信確
認信号を受信すると、実行中の入出力命令が前記
の非同期型であれば、直ちに所定レジスタに所定
内容のCCをセツトして、命令の実行を完了する。
認信号を受信すると、実行中の入出力命令が前記
の非同期型であれば、直ちに所定レジスタに所定
内容のCCをセツトして、命令の実行を完了する。
従つて、非同期型の入出力命令の実行において
は、第１図ｂの５４に示す期間のみCHP１と
CHP２との結合が必要であり、CPU１はシステ
ム制御装置４よりバツフア・フル信号を受け取る
と次命令の処理を開始できる。
は、第１図ｂの５４に示す期間のみCHP１と
CHP２との結合が必要であり、CPU１はシステ
ム制御装置４よりバツフア・フル信号を受け取る
と次命令の処理を開始できる。
また、実行中の入出力命令が前記の同期型であ
つた場合には、バツフア・フル信号を受取り、更
にCHP２からの処理終了信号を待つ。
つた場合には、バツフア・フル信号を受取り、更
にCHP２からの処理終了信号を待つ。
なお、CHP２内のバツフアレジスタ３５−１，
３５−２が使用中の場合は、バツフア・フル信号
がオンであるので、前述のとおりCPU１が実行
しようとする後続の命令が入出力命令であるとき
はバツフア・フル信号のオフを検出するまでは実
行することができない。
３５−２が使用中の場合は、バツフア・フル信号
がオンであるので、前述のとおりCPU１が実行
しようとする後続の命令が入出力命令であるとき
はバツフア・フル信号のオフを検出するまでは実
行することができない。
CHP２の処理部２８は、処理が可能になつた
時、バツフアレジスタ３５−１又は３５−２の指
令情報を読み取つて従来の方式に準じた入出力制
御の処理を行う。但し、この場合において、
CAWの情報は既にCPU１によつてＩ／Ｏシステ
ム領域に転送されているので、従来のように
CHP２がCAWを読み出すことはない。
時、バツフアレジスタ３５−１又は３５−２の指
令情報を読み取つて従来の方式に準じた入出力制
御の処理を行う。但し、この場合において、
CAWの情報は既にCPU１によつてＩ／Ｏシステ
ム領域に転送されているので、従来のように
CHP２がCAWを読み出すことはない。
処理部２８はその場合に、まず読み出したバツ
フアレジスタ３５−１又は３５−２が空きになつ
たことを制御部２９に通知するので、制御部２９
は該当するバツフア・フル信号ラツチ３４−１又
は３４−２をリセツトする。
フアレジスタ３５−１又は３５−２が空きになつ
たことを制御部２９に通知するので、制御部２９
は該当するバツフア・フル信号ラツチ３４−１又
は３４−２をリセツトする。
指令情報のオペレーシヨンコード部（第３図の
６０）によつて定まるオペレーシヨンが非同期型
の場合には、前記のようにしてCPU１における
命令実行は完了するので、これ以上CHP２から
命令に対する応答は出さない。
６０）によつて定まるオペレーシヨンが非同期型
の場合には、前記のようにしてCPU１における
命令実行は完了するので、これ以上CHP２から
命令に対する応答は出さない。
処理部２８がオペレーシヨンが同期型であると
判定した場合には、指令情報に基づく制御（例え
ば、SIO命令の場合の周辺装置起動制御）が終わ
つた時点で、その制御の結果を示すCCを作成し
て、システム制御装置４のレジスタ３７に転送す
る。同時に、入出力命令の発信元CPU番号をレ
ジスタ３０に、処理終了信号をラツチ３８に転送
する（第１図ｂの５７）。
判定した場合には、指令情報に基づく制御（例え
ば、SIO命令の場合の周辺装置起動制御）が終わ
つた時点で、その制御の結果を示すCCを作成し
て、システム制御装置４のレジスタ３７に転送す
る。同時に、入出力命令の発信元CPU番号をレ
ジスタ３０に、処理終了信号をラツチ３８に転送
する（第１図ｂの５７）。
CCと処理終了信号は選択回路３２を経て、目
的のCPU向けのレジスタ３９、ラツチ４０に設
定されて、CPU１へ転送される（第１図ｂの５
５）。
的のCPU向けのレジスタ３９、ラツチ４０に設
定されて、CPU１へ転送される（第１図ｂの５
５）。
CPU１はそれらを受信して、CCを所定レジス
タに設定することにより、同期型の入出力命令の
実行を完了する。従つて、同期型の入出力命令の
場合には第１図ｂに５６で示す期間、CPUと
CHPが結合している。
タに設定することにより、同期型の入出力命令の
実行を完了する。従つて、同期型の入出力命令の
場合には第１図ｂに５６で示す期間、CPUと
CHPが結合している。
以上の説明では、各CHPのバツフアレジスタ
３５−１，３５−２が各CPUに対して１個づつ
あるものとしたが、各CPUに対して２個以上設
け、又は複数のCPUに対して共通に複数個のバ
ツフアレジスタのプールを設けるようにしてもよ
く、それらは本実施例の変形として容易に構成す
ることができる。
３５−１，３５−２が各CPUに対して１個づつ
あるものとしたが、各CPUに対して２個以上設
け、又は複数のCPUに対して共通に複数個のバ
ツフアレジスタのプールを設けるようにしてもよ
く、それらは本実施例の変形として容易に構成す
ることができる。
以上の説明から明らかなように本発明によれ
ば、入出力命令の実行によるCPUの保留時間を
短縮して、計算機システムの処理能力を向上する
という著しい工業的効果がある。
ば、入出力命令の実行によるCPUの保留時間を
短縮して、計算機システムの処理能力を向上する
という著しい工業的効果がある。
第１図ａは本発明一実施例の構成ブロツク図、
第１図ｂは本発明一実施例のタイミング図、第２
図は計算機システムの構成図、第３図は指令情報
の構成図、第４図は従来の入出力命令実行タイミ
ング図である。 図において、１は中央処理装置（CPU）、２は
チヤネル制御装置（CHP）、３は主記憶装置、４
はシステム制御装置、２１，２２，２６，２７は
レジスタ、２３は選択回路、２４はアドレスパイ
プライン、２５はチヤネル選択回路、２８は処理
部、２９は制御部、３２は選択回路、３４−１，
３４−２はバツフア・フル信号ラツチ、３５−
１，３５−２はバツフアレジスタを示す。
第１図ｂは本発明一実施例のタイミング図、第２
図は計算機システムの構成図、第３図は指令情報
の構成図、第４図は従来の入出力命令実行タイミ
ング図である。 図において、１は中央処理装置（CPU）、２は
チヤネル制御装置（CHP）、３は主記憶装置、４
はシステム制御装置、２１，２２，２６，２７は
レジスタ、２３は選択回路、２４はアドレスパイ
プライン、２５はチヤネル選択回路、２８は処理
部、２９は制御部、３２は選択回路、３４−１，
３４−２はバツフア・フル信号ラツチ、３５−
１，３５−２はバツフアレジスタを示す。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置と、チヤネル制御装置と、主記
憶装置とを有し、 該チヤネル制御装置は、該中央処理装置で実行
される入出力命令に基づく指令情報を受信して、
該指令情報で指定されるサブチヤネルについて指
定の処理を実行し、 該主記憶装置は、該中央処理装置及び該チヤネ
ル制御装置からアクセスするよう接続され、所定
のＩ／Ｏシステム領域に、該サブチヤネルの制御
情報を保持する計算機システムにおいて、 該チヤネル制御装置には、１個以上のバツフア
と、上記中央処理装置から転送される該指令情報
を該チヤネル制御装置内の処理状態とは独立に空
きの該バツフアに受信する手段と、該バツフアの
全てに空きがない状態を中央処理装置に通知する
手段を設け、 該中央処理装置は、該入出力命令を実行する場
合には、該通知手段を参照して該バツフアに空き
がないと判定したときは該命令の実行を中止また
は待ち状態とし、 該バツフアに空きがあると判定したときは、当
該入出力命令で指定される該サブチヤネルの該
Ｉ／Ｏシステム領域に保持する該制御情報より該
サブチヤネルの状態を識別し、 該サブチヤネルが指令実行が不可能である状態
の場合は、該中央処理装置は入出力命令の実行を
中止し、 該サブチヤネルが指令実行可能である状態の場
合は、該中央処理装置は当該サブチヤネルを制御
するための所定の情報をＩ／Ｏシステム領域に格
納した後で、該指令情報を該チヤネル制御装置の
バツフアに転送し、 該入出力命令が該チヤネル制御装置による入出
力処理の実行と中央処理装置の命令の実行とが非
同期に行われる命令である場合には、該指令情報
の転送の完了によつて該入出力命令の実行を完了
したことを認識することを特徴とする入出力命令
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16816384A JPS6146545A (ja) | 1984-08-11 | 1984-08-11 | 入出力命令制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16816384A JPS6146545A (ja) | 1984-08-11 | 1984-08-11 | 入出力命令制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146545A JPS6146545A (ja) | 1986-03-06 |
| JPH0424733B2 true JPH0424733B2 (ja) | 1992-04-27 |
Family
ID=15862971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16816384A Granted JPS6146545A (ja) | 1984-08-11 | 1984-08-11 | 入出力命令制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146545A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5217002B2 (ja) * | 2004-07-05 | 2013-06-19 | 株式会社ナチュラレーザ・ワン | 原稿圧着板開閉装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5257743A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Channel equipment |
| JPS52122066A (en) * | 1976-04-06 | 1977-10-13 | Kinsekisha Lab Ltd | Device for judging frequency characteristics |
| JPS52144236A (en) * | 1976-05-26 | 1977-12-01 | Hitachi Ltd | Information processing system |
| JPS58214930A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | デ−タ処理装置 |
-
1984
- 1984-08-11 JP JP16816384A patent/JPS6146545A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5257743A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Channel equipment |
| JPS52122066A (en) * | 1976-04-06 | 1977-10-13 | Kinsekisha Lab Ltd | Device for judging frequency characteristics |
| JPS52144236A (en) * | 1976-05-26 | 1977-12-01 | Hitachi Ltd | Information processing system |
| JPS58214930A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146545A (ja) | 1986-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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