JPS60210879A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS60210879A JPS60210879A JP6630684A JP6630684A JPS60210879A JP S60210879 A JPS60210879 A JP S60210879A JP 6630684 A JP6630684 A JP 6630684A JP 6630684 A JP6630684 A JP 6630684A JP S60210879 A JPS60210879 A JP S60210879A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はへテロ接合を有する電界効果トランジスタに関
する。
する。
（従来技術）
従来ｎ型、ＡＪＧａＡｓ／アンドープＧａＡｓヘテロ構
造は、低温において電子の移動度が極めて大きくなるこ
とから、高速素子として注目を集めている０これを用い
て電界効果トランジスタを形成した例は、応用物理、第
５０巻、第１２号を第１３２１頁、１９８１年に発表さ
れている。
造は、低温において電子の移動度が極めて大きくなるこ
とから、高速素子として注目を集めている０これを用い
て電界効果トランジスタを形成した例は、応用物理、第
５０巻、第１２号を第１３２１頁、１９８１年に発表さ
れている。
第１図は従来のへテロ構造の１４Ｌ界効果トランジスタ
の第１の例の断面図であって、上記応用物理に発表され
たものである。
の第１の例の断面図であって、上記応用物理に発表され
たものである。
第１図において、１１は半絶縁性ＧａＡｓ基板、１２は
アンドープＧａＡｓ１．１３はｎ型Ａ４ＧａＡｓ層、１
４はゲート電極、１５はソース電極、１６゛はドレイン
電極、１７ａアンドープＧ ａ Ａ ａ層１２とｎ型Ａ
／ＧａＡｓ層１３の電子親和力の差にょ力これらのへテ
ロ界面のＧａＡｓ側に形成される２次元電子層である。
アンドープＧａＡｓ１．１３はｎ型Ａ４ＧａＡｓ層、１
４はゲート電極、１５はソース電極、１６゛はドレイン
電極、１７ａアンドープＧ ａ Ａ ａ層１２とｎ型Ａ
／ＧａＡｓ層１３の電子親和力の差にょ力これらのへテ
ロ界面のＧａＡｓ側に形成される２次元電子層である。
Ｍ２図は従来のへテロ構造の電界効果トランジスタの第
２の例の断面図である。
２の例の断面図である。
このトランジスタはＪａｐ、Ｊ、Ａｐｐｌ、Ｐｈｙｓ、
、Ｖｏｌ。
、Ｖｏｌ。
２０１Ｎ０．５１第Ｌ３１７頁、１９８１弗に発表され
たもので、ＩＣ用に適するように改良されたエンハンス
メント型のトランジスタである。
たもので、ＩＣ用に適するように改良されたエンハンス
メント型のトランジスタである。
第２図において、２１はｎ型にドーピングされたＡＩ！
ｘＧａ１−ｘＡｓ階ｓ ２２はｎ型ＧａＡｓ層である。
ｘＧａ１−ｘＡｓ階ｓ ２２はｎ型ＧａＡｓ層である。
それ以外は第４図と同じである。
第３図（ａ） 、 （ｂ）は第２図に示すトランジスタ
の垂直方向のＡｌＡｓモル比分布（（ａＪ図）及びドナ
ー分布（（ｂ）図）を示す分布図である。
の垂直方向のＡｌＡｓモル比分布（（ａＪ図）及びドナ
ー分布（（ｂ）図）を示す分布図である。
第２図に示すトランジスタにおいてハ、’）Ｆ−ミック
電極１５．１６を取フやすくするために表面Ｋｎｎ型Ｇ
ａＡｓ層２が設けられているが、エンハンスメント型と
するためにゲート部ではｎ葦ＧａＡｓ層２２は取除かれ
て２次元電子層１７はなくなっている。
電極１５．１６を取フやすくするために表面Ｋｎｎ型Ｇ
ａＡｓ層２が設けられているが、エンハンスメント型と
するためにゲート部ではｎ葦ＧａＡｓ層２２は取除かれ
て２次元電子層１７はなくなっている。
さて、このよりなｎＢＩＩＡＩＧｍＡｇとアンドープＧ
ａＡｓのへテロ接合を用いた従来構造の電界効果トラン
ジスタにおいて、Ａ Ｉ Ｇ ａ Ａ ｓ中には高濃度
にＳｉ等ドナー不純物が大量にドーピングされるが、該
ドナー不純物と結晶格子の空孔の複合によって深いレベ
ルの電子トラップ、いわゆるＤＸセンターがｎ型Ａｔ（
ＪａＡｓ中に多量に含まれている。
ａＡｓのへテロ接合を用いた従来構造の電界効果トラン
ジスタにおいて、Ａ Ｉ Ｇ ａ Ａ ｓ中には高濃度
にＳｉ等ドナー不純物が大量にドーピングされるが、該
ドナー不純物と結晶格子の空孔の複合によって深いレベ
ルの電子トラップ、いわゆるＤＸセンターがｎ型Ａｔ（
ＪａＡｓ中に多量に含まれている。
このため、かかるトランジスタを冷却すると実効的なド
ナー不純物密度が少くなシ、しきい値電圧の増大シフト
が起ったシ、光照射を受けると特性が長期に亘って変動
するという問題がある。ここで、ペテロ界面に２次元電
子を効率よく閉じ込め、かつ電子数を大きくするために
はＡＩＧａＡａ中のＡｌＡｓのモル比を大きくして電子
親和力を大きくする必要があるが・ＡｌＡｓ０モル比を
大きくすると、かかる問題を起すＤＸセンターが急激に
増加し、通常用いられるＡｌＡｓのモル比が０．３付近
でもＤＸセンターが極めて多いという問題があった。
ナー不純物密度が少くなシ、しきい値電圧の増大シフト
が起ったシ、光照射を受けると特性が長期に亘って変動
するという問題がある。ここで、ペテロ界面に２次元電
子を効率よく閉じ込め、かつ電子数を大きくするために
はＡＩＧａＡａ中のＡｌＡｓのモル比を大きくして電子
親和力を大きくする必要があるが・ＡｌＡｓ０モル比を
大きくすると、かかる問題を起すＤＸセンターが急激に
増加し、通常用いられるＡｌＡｓのモル比が０．３付近
でもＤＸセンターが極めて多いという問題があった。
また、このような従来のトランジスタにおいて移動度を
大きくするためにｎ型Ａｌ！ＧａＡｓとアンドープＧ
ａ Ａ ａ Ｎｌｉとの間にアンドープのＡ／ＧａＡｓ
の薄層が設けられることがあるが、この場合でも厚いｎ
型ＡＩ！ＧａＡｓ層があるために上記の問題が依然とし
て残ｐＤＸセンター等の深いレベルのトラップによるし
きい値電圧の変化、特性の長期変動するという欠点があ
った・ （発明の目的） 本発明の目的は、上記欠点を除去し、ＤＸセンター等の
深いレベルのトラップによるしきい値電圧の変化、特性
の長期変動等をなくしたベテロ接合を有する電界効果ト
ランジスタ、特にエンハンスメント型電界効果トランジ
スタを提供することにある。
大きくするためにｎ型Ａｌ！ＧａＡｓとアンドープＧ
ａ Ａ ａ Ｎｌｉとの間にアンドープのＡ／ＧａＡｓ
の薄層が設けられることがあるが、この場合でも厚いｎ
型ＡＩ！ＧａＡｓ層があるために上記の問題が依然とし
て残ｐＤＸセンター等の深いレベルのトラップによるし
きい値電圧の変化、特性の長期変動するという欠点があ
った・ （発明の目的） 本発明の目的は、上記欠点を除去し、ＤＸセンター等の
深いレベルのトラップによるしきい値電圧の変化、特性
の長期変動等をなくしたベテロ接合を有する電界効果ト
ランジスタ、特にエンハンスメント型電界効果トランジ
スタを提供することにある。
（発明の構成）
本発明の第１の発明の電界効果トランジスタ紘、高抵抗
基板上に設けられた高純度あるいはｐ型の第１の半導体
層と、該第１の半導体層上に間隔をおいて設けられたｎ
型のノース領域及びｎ型のドレイン領域と、前記第１の
半導体層の上に設けられかつ該第１の半導体層よシも電
子親和力が小さい高純度の第２の半導体層と、該第２の
半導体層の上に設けられかつ電子親和力が該第２の半導
体層との界面において該第２の半導体層の電子親和力と
ほぼ等しく上方に向って電子親和力が漸増しかつ少くと
も一部にｎ型不純物がドープされている第３の半導体層
と、該第３の半導体層上であってかつ前記ソース領域と
ドレイン領域との間の位置に設けられたゲート電極と、
前記第３の半導体層及び第２の半導体層とを貫通して前
記ソース領域及びドレイン領域に接して設けられたソー
ス電極及びドレイン電極とを含んで構成される。
基板上に設けられた高純度あるいはｐ型の第１の半導体
層と、該第１の半導体層上に間隔をおいて設けられたｎ
型のノース領域及びｎ型のドレイン領域と、前記第１の
半導体層の上に設けられかつ該第１の半導体層よシも電
子親和力が小さい高純度の第２の半導体層と、該第２の
半導体層の上に設けられかつ電子親和力が該第２の半導
体層との界面において該第２の半導体層の電子親和力と
ほぼ等しく上方に向って電子親和力が漸増しかつ少くと
も一部にｎ型不純物がドープされている第３の半導体層
と、該第３の半導体層上であってかつ前記ソース領域と
ドレイン領域との間の位置に設けられたゲート電極と、
前記第３の半導体層及び第２の半導体層とを貫通して前
記ソース領域及びドレイン領域に接して設けられたソー
ス電極及びドレイン電極とを含んで構成される。
本発明の第２の発明の電界効果トランジスタは、高抵抗
基板上に設けられた高純度あるいはｐ型の第１の半導体
層と、前記第１の半導体層の上に設けられかつ該第１の
半導体層よルも電子親和力が小さい高純度の第２の半導
体層と、該第２の半導体層の上に設けられかつ電子親和
力が該第２の半導体層との界面において該第２の半導体
層の電子親和力とはは等しく上方に向って電子親和力が
漸増しかつ少くとも一部にｎ型不純物がドープされてい
る第３の半導体層と、該第３の半導体層にＰ＋型層を介
して設けられたゲート電極と、該ゲート電極の両側に配
置されかつ前記第３の半導体層及び第２の半導体層とを
貫通して前記第１の半導体層に接して設けられたソース
電極及びドレイン電極とを含んで構成される。
基板上に設けられた高純度あるいはｐ型の第１の半導体
層と、前記第１の半導体層の上に設けられかつ該第１の
半導体層よルも電子親和力が小さい高純度の第２の半導
体層と、該第２の半導体層の上に設けられかつ電子親和
力が該第２の半導体層との界面において該第２の半導体
層の電子親和力とはは等しく上方に向って電子親和力が
漸増しかつ少くとも一部にｎ型不純物がドープされてい
る第３の半導体層と、該第３の半導体層にＰ＋型層を介
して設けられたゲート電極と、該ゲート電極の両側に配
置されかつ前記第３の半導体層及び第２の半導体層とを
貫通して前記第１の半導体層に接して設けられたソース
電極及びドレイン電極とを含んで構成される。
（発明の構成の詳細な説明）
次に、本発明の構成を図面を用いて詳細に説明する。
第４図は本第１の発明の詳細な説明するための電界効果
トランジスタの断面図である・本第１の発明の電界効果
トランジスタは、高抵抗基板４０上に設けられた高純度
あるいはｐ型の第１の半導体層４１と、該第１の半導体
層４１上に間隔をおいて設けられたｎ型のソース領域４
５及びｎ型のドレイン領域４６と、第１の半導体層４１
の上に設けられかつ該第１の半導体層４１よりも電子親
和力が小さい高純度の第２の半導体層４２と、該第２の
半導体層４２の上に設けられかつ電子親和力が該第２の
半導体層４２との界面において該第２の半導体層の電子
親和力とほぼ等しく上方に向って電子親和力が漸増しか
つ少くとも一部にｎ型不純物がドープされている第３の
半導体層４３と、該第３の半導体層上であってかつソー
ス領域４５とドレイン領域４６との間の位置に設けられ
たゲート電極４４と、第３の半導体層４３及び第２の半
導体層４２とを貫通してソース領域４５及びドレイン領
域４６に接して設けられたソース電極４７及びドレイン
電極４８とを含んで構成される。
トランジスタの断面図である・本第１の発明の電界効果
トランジスタは、高抵抗基板４０上に設けられた高純度
あるいはｐ型の第１の半導体層４１と、該第１の半導体
層４１上に間隔をおいて設けられたｎ型のソース領域４
５及びｎ型のドレイン領域４６と、第１の半導体層４１
の上に設けられかつ該第１の半導体層４１よりも電子親
和力が小さい高純度の第２の半導体層４２と、該第２の
半導体層４２の上に設けられかつ電子親和力が該第２の
半導体層４２との界面において該第２の半導体層の電子
親和力とほぼ等しく上方に向って電子親和力が漸増しか
つ少くとも一部にｎ型不純物がドープされている第３の
半導体層４３と、該第３の半導体層上であってかつソー
ス領域４５とドレイン領域４６との間の位置に設けられ
たゲート電極４４と、第３の半導体層４３及び第２の半
導体層４２とを貫通してソース領域４５及びドレイン領
域４６に接して設けられたソース電極４７及びドレイン
電極４８とを含んで構成される。
第５図（ｂｌ〜（ｄ）は第４図に示す電界効果トランジ
スタのゲート下における電子親和力の分布、ドナー密度
分布、ゲート電圧Ｏｖ時のエネルギーバンド状態及びゲ
ート正電圧印加時のエネルギーバンド状態を示す図であ
る。
スタのゲート下における電子親和力の分布、ドナー密度
分布、ゲート電圧Ｏｖ時のエネルギーバンド状態及びゲ
ート正電圧印加時のエネルギーバンド状態を示す図であ
る。
第５図（ａｌに示すように、を子親和力は、第１の半導
体層４１よりも第２の半導体層４２が小さくなっておシ
、第３の半導体層４３は第２の半導体ｗｊ４４２との界
面においては第２の半導体層４２と同じであるが上方に
向って漸増している。第２の力を小さくするが、そのた
めに第２の半導体層を高純度にし、結晶の質を高める＠ 第５図（ｂ）に示すように第２の半導体層４２はドナー
密度がほぼゼロにする。
体層４１よりも第２の半導体層４２が小さくなっておシ
、第３の半導体層４３は第２の半導体ｗｊ４４２との界
面においては第２の半導体層４２と同じであるが上方に
向って漸増している。第２の力を小さくするが、そのた
めに第２の半導体層を高純度にし、結晶の質を高める＠ 第５図（ｂ）に示すように第２の半導体層４２はドナー
密度がほぼゼロにする。
第５図（Ｃ）において、Ｅｃ及びＥ、はそれぞれ伝導帯
下端、７エルミレベルのエネルギーレベルを表わし、■
はイオン化したドナーを表わす。ゲートのシｌットキバ
リアによる表面ボテンシ丁ルの上昇に必要な電荷を与え
るｎ型層はすべて電子親和力の大きい層を用いる。この
状態では２次元電子層は存在せず、ノーマリ−オフであ
るＯ第５図（ｄｌにおいて、４９は２次元電子層を表わ
す。ゲートに正電圧を印加すると、２次元電子層４９が
誘起され、エンハンスメント動作をするＯショットキバ
リアゲート直下では電子親和力の大きな第３の半導体層
４３を用いているのでバリアの高さが低く、その分ｎｆ
ｆ１にドーピングする厚さを薄くできるためＩ諷の向上
に有利である。
下端、７エルミレベルのエネルギーレベルを表わし、■
はイオン化したドナーを表わす。ゲートのシｌットキバ
リアによる表面ボテンシ丁ルの上昇に必要な電荷を与え
るｎ型層はすべて電子親和力の大きい層を用いる。この
状態では２次元電子層は存在せず、ノーマリ−オフであ
るＯ第５図（ｄｌにおいて、４９は２次元電子層を表わ
す。ゲートに正電圧を印加すると、２次元電子層４９が
誘起され、エンハンスメント動作をするＯショットキバ
リアゲート直下では電子親和力の大きな第３の半導体層
４３を用いているのでバリアの高さが低く、その分ｎｆ
ｆ１にドーピングする厚さを薄くできるためＩ諷の向上
に有利である。
ここで、例えば、第１の半導体層４１にＧａＡｓ。
筺２の半導体層４２にＡ Ｉ Ｇ ａ Ａ ａ ＋第３
の半導体層４３にＡ ｌ ｘ （） ａ １− ｘ Ａ
ｓでＸが表面側の方へ減少してＧａＡｓとなる層を用
いれば、ｎ型にドープされる層はＤＸセンターの少いか
あるいは存在しないＡＩＡａのモル比Ｘの小さいＡｊｘ
Ｇａｌ−ＸＡｓ層及びＧ ａ Ａ ｓ層であるので、従
来技術における素子の冷却によるしきい値電圧の変化及
び特性の長期的変動（ドリフト）を防ぐことができる。
の半導体層４３にＡ ｌ ｘ （） ａ １− ｘ Ａ
ｓでＸが表面側の方へ減少してＧａＡｓとなる層を用
いれば、ｎ型にドープされる層はＤＸセンターの少いか
あるいは存在しないＡＩＡａのモル比Ｘの小さいＡｊｘ
Ｇａｌ−ＸＡｓ層及びＧ ａ Ａ ｓ層であるので、従
来技術における素子の冷却によるしきい値電圧の変化及
び特性の長期的変動（ドリフト）を防ぐことができる。
第６図は本第２の発明の詳細な説明するための電界効果
トランジスタの断面図である。
トランジスタの断面図である。
本第２の発明の電界効果トランジスタは、高抵抗基板４
０上に設けられた高純度あるいはｐ型の第１の半導体層
４１と、第１の半導体Ｗ７！Ｉ４１の上に設けられかつ
該第１の半導体層４１よりも電子親和力が小さい高純度
の第２の半導体層４２と。
０上に設けられた高純度あるいはｐ型の第１の半導体層
４１と、第１の半導体Ｗ７！Ｉ４１の上に設けられかつ
該第１の半導体層４１よりも電子親和力が小さい高純度
の第２の半導体層４２と。
該第２の半導体層４２の上に設けられかつ電子親和力が
該第２の半導体層４２との界面において該第２の半導体
層４２の電子親和力とは埋等しく上方に向って電子親和
力が漸増しかつ少くとも一部にｎ型不純物がドープされ
ている第３の半導体層４３と、該第３の半導体層４３に
Ｐ＋型層６１を介して設けられたゲート電極４４と、該
ゲート電極４４の両側に配置されかつ第３の半導体層４
３及び第２の半導体層４２とを貫通して第１の半導体層
４１に接して設けられたソース電極４７及びドレイン電
極４８とを含んで構成される。
該第２の半導体層４２との界面において該第２の半導体
層４２の電子親和力とは埋等しく上方に向って電子親和
力が漸増しかつ少くとも一部にｎ型不純物がドープされ
ている第３の半導体層４３と、該第３の半導体層４３に
Ｐ＋型層６１を介して設けられたゲート電極４４と、該
ゲート電極４４の両側に配置されかつ第３の半導体層４
３及び第２の半導体層４２とを貫通して第１の半導体層
４１に接して設けられたソース電極４７及びドレイン電
極４８とを含んで構成される。
第７図（ａ） 、 （ｂ）は第６図に示す電界効果トラ
ンジスタのゲート電圧Ｏｖ時のゲート下及びソース−ゲ
ート間におけるエネルギーバンド状態図である。
ンジスタのゲート電圧Ｏｖ時のゲート下及びソース−ゲ
ート間におけるエネルギーバンド状態図である。
第６図に示す構造で鉱、ゲートの下にＰ＋型層６１を設
けているのでゲート部でのポテンシャルがシ目ットキパ
リアと同等の高さであるソース−ゲート間の表面ポテン
シャルよシ高められ、ドナーがドープされる厚さあるい
はドーピング密度が第４図のトランジスタのシ四ットキ
ーゲートの場合よシ大きくなるため、特願昭５７−１３
２６０９に記載したものと同様にゲート下で２次元電子
層が存在しない状態でもソース−ゲート間では２次元電
子が存在し、ｎ＋領領域設けなくても良好なトランジス
タ動作が可能である。
けているのでゲート部でのポテンシャルがシ目ットキパ
リアと同等の高さであるソース−ゲート間の表面ポテン
シャルよシ高められ、ドナーがドープされる厚さあるい
はドーピング密度が第４図のトランジスタのシ四ットキ
ーゲートの場合よシ大きくなるため、特願昭５７−１３
２６０９に記載したものと同様にゲート下で２次元電子
層が存在しない状態でもソース−ゲート間では２次元電
子が存在し、ｎ＋領領域設けなくても良好なトランジス
タ動作が可能である。
尚、電子親和力の分布及びドナー密度の分布は第５図（
ａ） 、 （ｂ）と同じでｓｂ、しきい値圧の変化及び
特性のドリフトの改善は第１の発明と同様でおる。
ａ） 、 （ｂ）と同じでｓｂ、しきい値圧の変化及び
特性のドリフトの改善は第１の発明と同様でおる。
（実施例）
次に、本発明の実施例について説明する。
（実施例１）
高抵抗基板４０に半絶縁性ＧａＡ ｓ％第１の半導体層
４１に厚さ１μｍ、キャリア密度ｌＸ１０’７’のアン
ドープＧａＡｓ、第２の半導体層４２に厚さ２００Ａの
アンドープＡｔ （１，３Ｇ ａ ６．ＩＡ ８ ｓ第
３の半導体層４３に第２の半導体層界面から表面側にＸ
が０．３からＯまで減少するＡ／ｘＧａ １＋Ｘ Ａｓ
層をｘｓｏＸとその表面側に１００Ａの厚さのＧａＡｓ
層とを用い、ゲートを極４４をＷで、ソース及びドレイ
ン電極４７．４８をＡｕＧｅＮｉで形成し、第４図に示
す構造のトランジスタを形成した＠ここで、第３の半導
体層全体に、Ｓｉ ドナーが２Ｘ１０”ｃｍ ” ドー
プされている。また、ソース及びドレイン電極形成に先
立ち、ゲート電極をマスクにして８ｉイオンを−０−一
、−４４−２−＝−、、、＋７．− 、＋ｎ＋領域４
５及び４６を形成する。本実施例ではＤＸセンターの量
の多い、ｎ型にドーピングされかつＡＩＡＳのモル比の
比較的大きい層の厚さは約５ＯＡである。これは従来の
トランジスタにおける厚さく ２００Ａ以上）に軟べる
とはるかに小さく、室温から７７Ｋに冷却した時のしき
い値電圧の変化及び特性のドリフトは実用上問題のない
程度に軽減された。
４１に厚さ１μｍ、キャリア密度ｌＸ１０’７’のアン
ドープＧａＡｓ、第２の半導体層４２に厚さ２００Ａの
アンドープＡｔ （１，３Ｇ ａ ６．ＩＡ ８ ｓ第
３の半導体層４３に第２の半導体層界面から表面側にＸ
が０．３からＯまで減少するＡ／ｘＧａ １＋Ｘ Ａｓ
層をｘｓｏＸとその表面側に１００Ａの厚さのＧａＡｓ
層とを用い、ゲートを極４４をＷで、ソース及びドレイ
ン電極４７．４８をＡｕＧｅＮｉで形成し、第４図に示
す構造のトランジスタを形成した＠ここで、第３の半導
体層全体に、Ｓｉ ドナーが２Ｘ１０”ｃｍ ” ドー
プされている。また、ソース及びドレイン電極形成に先
立ち、ゲート電極をマスクにして８ｉイオンを−０−一
、−４４−２−＝−、、、＋７．− 、＋ｎ＋領域４
５及び４６を形成する。本実施例ではＤＸセンターの量
の多い、ｎ型にドーピングされかつＡＩＡＳのモル比の
比較的大きい層の厚さは約５ＯＡである。これは従来の
トランジスタにおける厚さく ２００Ａ以上）に軟べる
とはるかに小さく、室温から７７Ｋに冷却した時のしき
い値電圧の変化及び特性のドリフトは実用上問題のない
程度に軽減された。
（実施例２）
構造および各層の厚さ、は実施例１と同じであるが、本
例では第３の半導体層４３中への８ｉ ドナーのドーピ
ングを次のように変えた。すなわち第８図（ａ）のよう
に第２の半導体層４２との界面及び表面から各５０Ａず
つ離れた１５０Ａの厚さの部分に８１ドナーを３Ｘ１０
”ｍ−”ドープした。この状態ではエネルギーバンド状
態１社第８図（ｂ）のようになり、ゲート下での電界強
度が軽減さ、れる。
例では第３の半導体層４３中への８ｉ ドナーのドーピ
ングを次のように変えた。すなわち第８図（ａ）のよう
に第２の半導体層４２との界面及び表面から各５０Ａず
つ離れた１５０Ａの厚さの部分に８１ドナーを３Ｘ１０
”ｍ−”ドープした。この状態ではエネルギーバンド状
態１社第８図（ｂ）のようになり、ゲート下での電界強
度が軽減さ、れる。
この結果、ゲート耐圧が上がると共にＤＸ“センターは
ほとんど検出されなくなった。
ほとんど検出されなくなった。
（実施例３）
第６図に示した構造の１ｋＬｍ効果トランジスタの実施
例として、以下のようにトランジスタを形成した。半絶
縁性ＧａＡｓ基板４０上に第１の半導体８４１として０
．５μｍの厚さにキャリア密度ｌＸｌ０１６Ｇ のＰ−
型ＧａＡｓ層、第２の半導体層４２として１００Ａの厚
さのアンドープＡｌ！（１，３Ｇａ６，７Ａｓｍ、第３
の半導体層４３として１５０Ａの厚さのＡ／Ａｓのモル
比Ｘが０．３が０に変化するドナー密度２Ｘ１０”儂
のｎ型Ａ／ＸＧａ、−ｘＡｓ層とその表面側の１５ＯＡ
の厚さのドナー密度２Ｘ１０ ｃｍ のｎ型ＧａＡｓ層
、Ｐ＋型層６１として２００Ａの厚さのＢｅドープのア
クセプタ密度２刈０ ” ａｒ＊−”のＰ＋型Ａｌ！ｏ
、２０ ａ （１，Ｂ Ａ ｓ層ＩＭＢＥ法で成長させ
る。ゲート電極４４ＨＡｚで形成し、ソース電極４７及
びドレイン電極４ＢｆＡｕ−Ｇｅ膜及びＮｉ膜を蒸着後
、半導体層と熱処理合金化させて形成する。最後に、ゲ
ート電極、ソース電極及びドレイン電極をマスクにして
ソースゲート間及びゲートドレイン間Ｐ＋型層をエツチ
ング除去する。このときＰ＋型ＩｆＩＩ６１と、半導体
層４３の表面層とは材料を違えであるのでＰ＋型層６１
のみの選択エツチングは容易である。本例においてもＤ
Ｘセンターの多いｎ型ＡＩ Ｘ Ｇａ ｓ −ｘＡ ｓ
層は５０Ａ程度と薄いのでしきい値電圧のシフト等の改
善は実施例１と同程度に良い。
例として、以下のようにトランジスタを形成した。半絶
縁性ＧａＡｓ基板４０上に第１の半導体８４１として０
．５μｍの厚さにキャリア密度ｌＸｌ０１６Ｇ のＰ−
型ＧａＡｓ層、第２の半導体層４２として１００Ａの厚
さのアンドープＡｌ！（１，３Ｇａ６，７Ａｓｍ、第３
の半導体層４３として１５０Ａの厚さのＡ／Ａｓのモル
比Ｘが０．３が０に変化するドナー密度２Ｘ１０”儂
のｎ型Ａ／ＸＧａ、−ｘＡｓ層とその表面側の１５ＯＡ
の厚さのドナー密度２Ｘ１０ ｃｍ のｎ型ＧａＡｓ層
、Ｐ＋型層６１として２００Ａの厚さのＢｅドープのア
クセプタ密度２刈０ ” ａｒ＊−”のＰ＋型Ａｌ！ｏ
、２０ ａ （１，Ｂ Ａ ｓ層ＩＭＢＥ法で成長させ
る。ゲート電極４４ＨＡｚで形成し、ソース電極４７及
びドレイン電極４ＢｆＡｕ−Ｇｅ膜及びＮｉ膜を蒸着後
、半導体層と熱処理合金化させて形成する。最後に、ゲ
ート電極、ソース電極及びドレイン電極をマスクにして
ソースゲート間及びゲートドレイン間Ｐ＋型層をエツチ
ング除去する。このときＰ＋型ＩｆＩＩ６１と、半導体
層４３の表面層とは材料を違えであるのでＰ＋型層６１
のみの選択エツチングは容易である。本例においてもＤ
Ｘセンターの多いｎ型ＡＩ Ｘ Ｇａ ｓ −ｘＡ ｓ
層は５０Ａ程度と薄いのでしきい値電圧のシフト等の改
善は実施例１と同程度に良い。
（発明の効果）
以上述べた様に、本発明によれば、特性変動がなく信頼
性の良い超高速な電界効果トランジスタが形成できる。
性の良い超高速な電界効果トランジスタが形成できる。
第１図は従来のへテロ構造の電界効果トランジスタの第
１の例の断面図、第２図は従来のへテロ構造の電界効果
トランジスタの第２の例の断面図、第３図（ａ） ＊
ｔｂ）は第２図に示すトランジスタの垂直方向のＡｌＡ
ｓモル此モル比及びドナー分布を示す分布図、第４図は
水弟１の発明の詳細な説明するための電界効果トランジ
スタの断面図、第５図（ａ）〜（ｄ）は第４図に示すト
ランジスタのゲート下における電子親和力の分布、ドナ
ー密度分布、ゲート電圧０■時のエネルギーバンド状態
及びゲート正電圧印加時のエネルギーバンド状態を示す
図、第６図は水弟２の発明の詳細な説明するための電界
効果トランジスタの断面図、第７図（ａ） ｒ （ｂ）
Ｕｆｆｉ ６図に示すトランジスタのゲート電圧０■時
のゲート下におけるエネルギーバンド状態図及びソース
ゲート間におけるエネルギーバンド状態図、第８図（ａ
） 、 ｔｂ＋は本発明の第２の実施例におけるドナー
密度分布図及びゲート下におけるエネルギーバンド状態
図である。 １１・・・・・半絶縁性ＧａＡｓ基板、１２・・・・・
・アンドープＧａＡｓ＃、１３−−ｎ型ＡｊＧａＡｓ層
、１４ ・・・・・・ゲート電極、１５・・・・・・ソ
ース電極、１６・・・・・・ドレイン電極、１７・・・
・・・２次元電子層、２１・・・・・・ｎ型ＡｌＸ０ａ
、−ｘＡｓ層、２２・・・・・・ｎ型ＧａＡｓ層、４０
・・・・・・高抵抗基板、４１・・・・・・第１の半導
体層、４２・・・・・・第２の半導体層、４３・・・・
・・第３の半導体層、４４・・・・・・ゲート電極・４
５ 、４６・・・・・・層領域・４７・・・・・・ソー
ス電極、４８・・・・・・ドレイン電極、４９・・・・
・２次元を子層、６１・・・・・・Ｐ＋型層◎第１図
ＭＺ 図 第Ｊ 関 （０−） 表＋１７カ・うのｙＦ「非ＩＬ（μ〕（２７４図 第ｊ図
１の例の断面図、第２図は従来のへテロ構造の電界効果
トランジスタの第２の例の断面図、第３図（ａ） ＊
ｔｂ）は第２図に示すトランジスタの垂直方向のＡｌＡ
ｓモル此モル比及びドナー分布を示す分布図、第４図は
水弟１の発明の詳細な説明するための電界効果トランジ
スタの断面図、第５図（ａ）〜（ｄ）は第４図に示すト
ランジスタのゲート下における電子親和力の分布、ドナ
ー密度分布、ゲート電圧０■時のエネルギーバンド状態
及びゲート正電圧印加時のエネルギーバンド状態を示す
図、第６図は水弟２の発明の詳細な説明するための電界
効果トランジスタの断面図、第７図（ａ） ｒ （ｂ）
Ｕｆｆｉ ６図に示すトランジスタのゲート電圧０■時
のゲート下におけるエネルギーバンド状態図及びソース
ゲート間におけるエネルギーバンド状態図、第８図（ａ
） 、 ｔｂ＋は本発明の第２の実施例におけるドナー
密度分布図及びゲート下におけるエネルギーバンド状態
図である。 １１・・・・・半絶縁性ＧａＡｓ基板、１２・・・・・
・アンドープＧａＡｓ＃、１３−−ｎ型ＡｊＧａＡｓ層
、１４ ・・・・・・ゲート電極、１５・・・・・・ソ
ース電極、１６・・・・・・ドレイン電極、１７・・・
・・・２次元電子層、２１・・・・・・ｎ型ＡｌＸ０ａ
、−ｘＡｓ層、２２・・・・・・ｎ型ＧａＡｓ層、４０
・・・・・・高抵抗基板、４１・・・・・・第１の半導
体層、４２・・・・・・第２の半導体層、４３・・・・
・・第３の半導体層、４４・・・・・・ゲート電極・４
５ 、４６・・・・・・層領域・４７・・・・・・ソー
ス電極、４８・・・・・・ドレイン電極、４９・・・・
・２次元を子層、６１・・・・・・Ｐ＋型層◎第１図
ＭＺ 図 第Ｊ 関 （０−） 表＋１７カ・うのｙＦ「非ＩＬ（μ〕（２７４図 第ｊ図
Claims (2)
- （１） 高抵抗基板上に設けられた高純度あるいはｐ型
の第１の半導体層と、該第１の半導体層上に間隔をおい
て設けられたｎ型のソース領域及びｎ型のドレイン領域
と、前記第１の半導体層の上に設けられかつ該第１の半
導体層よりも電子親和力が小さい高純度の第２の半導体
！＠と、該第２の半導体層の上に設けられかつ電子親和
力が該第２の半導体層との界面において該第２の半導体
層の電子親和力とｔ’ｔは等しく上方に向って電子親和
力が漸増しかつ少くとも一部にｎ型不純物がドープされ
ている第３の半導体層と、該第３の半導体層上であって
かつ前記ソース領域とドレイン領域との間の位置に設け
られたグーｉｍ極と、前記第３の半導体層及び第２０半
導体層とを貫通して前記ソース領域及びドレイン領域に
接して設けられたソース電極及びドレイン電極とを含む
ことを特徴とする電界効果トランジスタ。 - （２） 高抵抗基板上に設けられた高純度あるいはｐ型
の第１の半導体層と、前記第１の半導体層の上に設けら
れかつ該ｇｔの半導体層よシも電子親和力が小さい高純
度の第２の半導体層と、該第２の半導体層の上良設けら
れかつ電子親和力が該第２の半導体層との界面において
該第２の半導体層の電子親和力とはは等しく上方に向っ
て電子親和力が漸増しかつ少くとも一部にｎ型不純物が
ドープされている第３の半導体層と、該第３の半導体層
にＰ＋ｆｆ１７！を介して設けられたゲート電極と・該
ゲート電極の両側に配置されかつ前記第３の半導体層及
び第２の半導体層とを貫通して前記第１の半導体層に接
して設け゛られたソース電極及びドレイン電極とを含む
ことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6630684A JPS60210879A (ja) | 1984-04-03 | 1984-04-03 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6630684A JPS60210879A (ja) | 1984-04-03 | 1984-04-03 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60210879A true JPS60210879A (ja) | 1985-10-23 |
Family
ID=13311991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6630684A Pending JPS60210879A (ja) | 1984-04-03 | 1984-04-03 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60210879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5177026A (en) * | 1989-05-29 | 1993-01-05 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a compound semiconductor MIS FET |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143572A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS58147173A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置 |
| JPS58147169A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高電子移動度トランジスタの製造方法 |
| JPS5922367A (ja) * | 1982-07-29 | 1984-02-04 | Nec Corp | 半導体装置 |
| JPS5928383A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置 |
-
1984
- 1984-04-03 JP JP6630684A patent/JPS60210879A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143572A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS58147173A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置 |
| JPS58147169A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高電子移動度トランジスタの製造方法 |
| JPS5922367A (ja) * | 1982-07-29 | 1984-02-04 | Nec Corp | 半導体装置 |
| JPS5928383A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5177026A (en) * | 1989-05-29 | 1993-01-05 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a compound semiconductor MIS FET |
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