JPH0435904B2 - - Google Patents
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- JPH0435904B2 JPH0435904B2 JP55040132A JP4013280A JPH0435904B2 JP H0435904 B2 JPH0435904 B2 JP H0435904B2 JP 55040132 A JP55040132 A JP 55040132A JP 4013280 A JP4013280 A JP 4013280A JP H0435904 B2 JPH0435904 B2 JP H0435904B2
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Classifications
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果トランジスタ（以下、
FETとする）型の半導体装置に係り、特にギガ
ヘルツ（ＧHz）単位のカツトオフ周波数を有する
半導体装置に関する。
FETとする）型の半導体装置に係り、特にギガ
ヘルツ（ＧHz）単位のカツトオフ周波数を有する
半導体装置に関する。
数ギガヘルツ以上の周波数で作動する半導体装
置は知られている。この種の半導体装置のカツト
オフ周波数を増大させるための方法は各種あり、
装置の構造及び寸法を変更する方法や、装置を形
成している材料の特性を変更する方法が採られて
いる。
置は知られている。この種の半導体装置のカツト
オフ周波数を増大させるための方法は各種あり、
装置の構造及び寸法を変更する方法や、装置を形
成している材料の特性を変更する方法が採られて
いる。
また、FETとしても各種のものが知られてお
り、MOS−FET，MES−FET、接合型FET，
Ｐ型のヘテロ接合ゲート形FET等が知られてい
る。
り、MOS−FET，MES−FET、接合型FET，
Ｐ型のヘテロ接合ゲート形FET等が知られてい
る。
MOS−FETは、その名の通り金属−酸化物−
半導体の各材料の積層構造から成り、酸化物層の
近傍で導電型が反転する様な条件をシリコンに与
えることで形成される。この場合、電荷キヤリア
の移動時間を減少させるべく電極の寸法及び電極
間距離を減少させることにより、５ギガヘルツ程
度のカツトオフ周波数が得られる。この種の
GaAsを基板としたMOS−FETは実験室段階で
は完成されており、実用化が図られようとしてい
る。
半導体の各材料の積層構造から成り、酸化物層の
近傍で導電型が反転する様な条件をシリコンに与
えることで形成される。この場合、電荷キヤリア
の移動時間を減少させるべく電極の寸法及び電極
間距離を減少させることにより、５ギガヘルツ程
度のカツトオフ周波数が得られる。この種の
GaAsを基板としたMOS−FETは実験室段階で
は完成されており、実用化が図られようとしてい
る。
MES−FETもこのMOS−FETと類似のもの
であり、金属と半導体とから成る最も簡単な構造
のものである。このFETはデプレツシヨン領域
で作動する。すなわち、電荷キヤリアは制御電極
の下で偏向され、この電極の電界の寄与するデプ
レツシヨン領域と半絶縁性の基板との間に捕獲さ
れる。
であり、金属と半導体とから成る最も簡単な構造
のものである。このFETはデプレツシヨン領域
で作動する。すなわち、電荷キヤリアは制御電極
の下で偏向され、この電極の電界の寄与するデプ
レツシヨン領域と半絶縁性の基板との間に捕獲さ
れる。
接合型FETはデプレツシヨン領域を形成する
導電型とは異なる型の半導体のゲート層を有す
る。GaAsを用いたFETはＰ型のGaAsゲート層
を有する。
導電型とは異なる型の半導体のゲート層を有す
る。GaAsを用いたFETはＰ型のGaAsゲート層
を有する。
ヘテロ接合FETは、良く知られており２種類
の半導体を用いるものであり、やはりゲート層は
Ｐ型となる。この種のFETは1016at／cm3以上にド
ープされた活性Ｎ型層における電荷の消耗によつ
て作動する。
の半導体を用いるものであり、やはりゲート層は
Ｐ型となる。この種のFETは1016at／cm3以上にド
ープされた活性Ｎ型層における電荷の消耗によつ
て作動する。
この種のFETのカツトオフ周波数は、電波通
信特に衛星中継等のためには充分と言えない。ま
た、周波数帯の混雑はいきおい未だ使用されてい
ない周波数帯の使用をたえず要求する。
信特に衛星中継等のためには充分と言えない。ま
た、周波数帯の混雑はいきおい未だ使用されてい
ない周波数帯の使用をたえず要求する。
この種の要求に応ずるために、新たなFETが
完成された。このFETは各種の特性の材料の間
に形成したヘテロ接合に基づき、Ｎ型チヤネルを
設け、このチヤネルのコンダクタンスをＮ型ゲー
ト層の分極作用によつて変調することができるよ
うにしたものである。このゲート層はチヤネルが
形成される材料よりも広い禁制帯を有し、1016
ｅ／cm3以下にドープされたできるだけ純度を高く
したＮ型材料をもつて成る。この種のFETのカ
ツトオフ周波数は公知のMES−FETよりも30％
程度高い。
完成された。このFETは各種の特性の材料の間
に形成したヘテロ接合に基づき、Ｎ型チヤネルを
設け、このチヤネルのコンダクタンスをＮ型ゲー
ト層の分極作用によつて変調することができるよ
うにしたものである。このゲート層はチヤネルが
形成される材料よりも広い禁制帯を有し、1016
ｅ／cm3以下にドープされたできるだけ純度を高く
したＮ型材料をもつて成る。この種のFETのカ
ツトオフ周波数は公知のMES−FETよりも30％
程度高い。
この種の半導体装置は従来のものに比べて進歩
はしているが、次の様な欠点が未だ存する。第１
に、GaAs層とＡXGa1-XAs層との間のポテンシ
ヤルバリアは、ゲート層に正電圧が印加された際
ゲート層と活性層との間に生ずるトンネル効果に
起因する洩れ電流を阻止するに充分は高くない。
はしているが、次の様な欠点が未だ存する。第１
に、GaAs層とＡXGa1-XAs層との間のポテンシ
ヤルバリアは、ゲート層に正電圧が印加された際
ゲート層と活性層との間に生ずるトンネル効果に
起因する洩れ電流を阻止するに充分は高くない。
第２に、ゲート層に対するソース及びドレイン
の配置に起因して、ソース・ドレイン電流が、
GaAs領域から弱くドープした高抵抗の２つの領
域を通過する。しかるに、ソース・ゲート層間の
アクセス抵抗RS及びドレイン・ゲート層のアク
セス抵抗Rdが高くなる。このため、高周波での
FETの動作が制限されてしまう。
の配置に起因して、ソース・ドレイン電流が、
GaAs領域から弱くドープした高抵抗の２つの領
域を通過する。しかるに、ソース・ゲート層間の
アクセス抵抗RS及びドレイン・ゲート層のアク
セス抵抗Rdが高くなる。このため、高周波での
FETの動作が制限されてしまう。
この場合、弱くドープした抵抗領域の寸法を小
さくすることにより、アクセス抵抗RS、Rdを小
さくすることができる。しかし、こうして得られ
たアクセス抵抗RS、Rdは例えばMES−FETの様
な従来装置に比べて依然として高い。
さくすることにより、アクセス抵抗RS、Rdを小
さくすることができる。しかし、こうして得られ
たアクセス抵抗RS、Rdは例えばMES−FETの様
な従来装置に比べて依然として高い。
この発明は以上の実情に基づいて成されたもの
である。
である。
この発明によれば、ソース電極とドレイン電極
とコントロールゲート電極とを有し高カツトオフ
周波数を持つ電界効果トランジスタ型の半導体装
置において、 前記コントロールゲート電極によりコントロー
ルされる単一のヘテロ接合を有し、このヘテロ接
合は、第１のエネルギー禁制帯と、ドープされて
ないと実質的に同等の極低不純物濃度と、 GaAsの固有電子移動度と少なくとも実質的に同
等の高い固有の電子移動度とを持つ、第１の半導
体材料の活性層と、前記第１のエネルギー禁制帯
より広い第２のエネルギー禁制帯を持ちＮ型で且
つ前記活性層よりも高濃度にドープされた第２の
半導体材料のゲート層との間に形成されており、
このヘテロ接合の近傍には高電子移動度の電子蓄
積層が形成され、 前記ソース電極及びドレイン電極は、それら電
極から前記活性層に電流が流れ得るよう、前記活
性層に電気的に結合されており、 前記ゲート層は前記ソース電極と前記ドレイン
電極との間に配置され、前記コントロールゲート
電極は前記ゲート層上に設けられて、このゲート
層によつて前記活性層から分離されており、前記
コントロールゲート電極により前記ヘテロ接合近
傍のポテンシヤル分布をコントロールすることに
より、前記活性層内の前記ヘテロ接合近傍に形成
される高移動度の電子蓄積層がコントロールされ
ることを特徴とする半導体装置が提供される。
とコントロールゲート電極とを有し高カツトオフ
周波数を持つ電界効果トランジスタ型の半導体装
置において、 前記コントロールゲート電極によりコントロー
ルされる単一のヘテロ接合を有し、このヘテロ接
合は、第１のエネルギー禁制帯と、ドープされて
ないと実質的に同等の極低不純物濃度と、 GaAsの固有電子移動度と少なくとも実質的に同
等の高い固有の電子移動度とを持つ、第１の半導
体材料の活性層と、前記第１のエネルギー禁制帯
より広い第２のエネルギー禁制帯を持ちＮ型で且
つ前記活性層よりも高濃度にドープされた第２の
半導体材料のゲート層との間に形成されており、
このヘテロ接合の近傍には高電子移動度の電子蓄
積層が形成され、 前記ソース電極及びドレイン電極は、それら電
極から前記活性層に電流が流れ得るよう、前記活
性層に電気的に結合されており、 前記ゲート層は前記ソース電極と前記ドレイン
電極との間に配置され、前記コントロールゲート
電極は前記ゲート層上に設けられて、このゲート
層によつて前記活性層から分離されており、前記
コントロールゲート電極により前記ヘテロ接合近
傍のポテンシヤル分布をコントロールすることに
より、前記活性層内の前記ヘテロ接合近傍に形成
される高移動度の電子蓄積層がコントロールされ
ることを特徴とする半導体装置が提供される。
また、この発明によれば、半導体基板の一部分
に設けられたソース及びドレイン領域と、活性層
から成る制御領域と、前記活性層との境界面で接
合を形成するゲート層と、前記ソース領域、ドレ
イン領域及びゲート層上にそれぞれ設けられたソ
ース電極、ドレイン電極及びコノトロールゲート
電極とを有し、前記制御領域は前記基板及び前記
ソース及びドレイン領域により形成される表面の
一部分に配置されている半導体装置において、 前記境界面の接合は、高い固有の電子移動度を
もち厚みが1000オングストロールのオーダまたは
1000オングストローム以下で電子濃度が1016ｅ／
cm3以下のＮ型GaAsの前記活性層と、厚みが100
から2000オングストローム程度で電子濃度がほぼ
1017ｅ／cm3のＮ型 ＡXGa1-XAs（0.2Ｘ１）の前記ゲート層と
の２つの異材質間に形成された単一のヘテロ接合
であつて、このヘテロ接合の活性層側近傍に多数
キヤリアの電荷蓄積領域を有しており、 前記ソース及びドレイン領域は前記活性層に接
して配置され、又は前記電荷蓄積領域に達するま
で前記活性層内に伸長しており、それにより前記
ソース電極及びドレイン電極は、それら電極から
前記活性層に電流が流れ得るよう、前記活性層に
電気的に結合され、 前記コントロール電極は前記ゲート層によつて
前記活性層から分離されており、前記コントロー
ルゲート電極により前記電荷蓄積層がコントロー
ルできることを特徴とする半導体装置が提供され
る。
に設けられたソース及びドレイン領域と、活性層
から成る制御領域と、前記活性層との境界面で接
合を形成するゲート層と、前記ソース領域、ドレ
イン領域及びゲート層上にそれぞれ設けられたソ
ース電極、ドレイン電極及びコノトロールゲート
電極とを有し、前記制御領域は前記基板及び前記
ソース及びドレイン領域により形成される表面の
一部分に配置されている半導体装置において、 前記境界面の接合は、高い固有の電子移動度を
もち厚みが1000オングストロールのオーダまたは
1000オングストローム以下で電子濃度が1016ｅ／
cm3以下のＮ型GaAsの前記活性層と、厚みが100
から2000オングストローム程度で電子濃度がほぼ
1017ｅ／cm3のＮ型 ＡXGa1-XAs（0.2Ｘ１）の前記ゲート層と
の２つの異材質間に形成された単一のヘテロ接合
であつて、このヘテロ接合の活性層側近傍に多数
キヤリアの電荷蓄積領域を有しており、 前記ソース及びドレイン領域は前記活性層に接
して配置され、又は前記電荷蓄積領域に達するま
で前記活性層内に伸長しており、それにより前記
ソース電極及びドレイン電極は、それら電極から
前記活性層に電流が流れ得るよう、前記活性層に
電気的に結合され、 前記コントロール電極は前記ゲート層によつて
前記活性層から分離されており、前記コントロー
ルゲート電極により前記電荷蓄積層がコントロー
ルできることを特徴とする半導体装置が提供され
る。
以下添付図面を参照して本発明の実施例を説明
する。
する。
第１図はMOS−FETを断面として概略図示し
たものである。基板１には、基礎材料の抵抗率を
変える不純物をエピタキシヤルまたは拡散によつ
て与えることにより形成された領域２が設けら
れ、この領域２はたとえばＰ型である。この領域
２には２つの領域３，４が拡散され、その一方は
いわゆるソース電極３を形成し、他方はいわゆる
ドレイン電極４を形成し、さらに表面金属被膜化
および接続ワイヤの半田付けを行うことにより完
成する。メタルゲート電極と呼ばれる制御電極５
は酸化層６上に金属被覆化により設けられる。こ
れがこのトランジスタをMOS型と呼ぶ理由であ
り、金属とシリコンおよびその酸化物SiO2のよ
うな半導体により形成される。このトランジスタ
はいわゆる反転条件すなわち酸化物領域６に対向
して設けられた層７に電界が作用し層７のキヤリ
アは電子であることで動作し、一方領域２にはＰ
型の層７が形成されている。
たものである。基板１には、基礎材料の抵抗率を
変える不純物をエピタキシヤルまたは拡散によつ
て与えることにより形成された領域２が設けら
れ、この領域２はたとえばＰ型である。この領域
２には２つの領域３，４が拡散され、その一方は
いわゆるソース電極３を形成し、他方はいわゆる
ドレイン電極４を形成し、さらに表面金属被膜化
および接続ワイヤの半田付けを行うことにより完
成する。メタルゲート電極と呼ばれる制御電極５
は酸化層６上に金属被覆化により設けられる。こ
れがこのトランジスタをMOS型と呼ぶ理由であ
り、金属とシリコンおよびその酸化物SiO2のよ
うな半導体により形成される。このトランジスタ
はいわゆる反転条件すなわち酸化物領域６に対向
して設けられた層７に電界が作用し層７のキヤリ
アは電子であることで動作し、一方領域２にはＰ
型の層７が形成されている。
この反転型トランジスタはシリコンで作られる
と前述のように周波数の限界がある。他の材料に
ついての試みもなされたが未だ満足し得るもので
はない。例えば領域２をGaAsると適当な品質の
酸化物層を設けることができない。
と前述のように周波数の限界がある。他の材料に
ついての試みもなされたが未だ満足し得るもので
はない。例えば領域２をGaAsると適当な品質の
酸化物層を設けることができない。
第２図はMES−FETを断面として概略図示し
たものである。この場合、半絶縁基板上にたとえ
ばＮ型半導体材料が設けられる。ソース１０、ド
レイン１１およびメタルゲート電極１２は領域９
の自由表面における対応部分を金属被覆化するこ
とにより設けられる。制御電圧の作用により、多
数キヤリアは層９中に形成された制御界領域１３
と、２つの半導体９および半絶縁領域８の間の接
合との間に捕捉される。この構造は1016原子／cm3
より大きい活性層をドープすることを要し、これ
は荷電キヤリアを移動し難くする。本発明のヘテ
ロ接合FETは上記MES−FETのカツトオフ周波
数よりも30％高いカツトオフ周波数を有する。こ
れはGaAs／A1XGa1-XAsヘテロ接合の固有の特
性によるものである。
たものである。この場合、半絶縁基板上にたとえ
ばＮ型半導体材料が設けられる。ソース１０、ド
レイン１１およびメタルゲート電極１２は領域９
の自由表面における対応部分を金属被覆化するこ
とにより設けられる。制御電圧の作用により、多
数キヤリアは層９中に形成された制御界領域１３
と、２つの半導体９および半絶縁領域８の間の接
合との間に捕捉される。この構造は1016原子／cm3
より大きい活性層をドープすることを要し、これ
は荷電キヤリアを移動し難くする。本発明のヘテ
ロ接合FETは上記MES−FETのカツトオフ周波
数よりも30％高いカツトオフ周波数を有する。こ
れはGaAs／A1XGa1-XAsヘテロ接合の固有の特
性によるものである。
技術的および多分物理的な種類の困難さが並の
品質の境界面およびかなりの固定負電荷を生じる
Ge／GaAsの対に比べGaAs／A1XGa1-XAsの対
は相当理想的なものであると思われる。境界面に
おける再結合のセンタまたはトラツプの存在がい
まのところ現れていず、その変化（transit−
ion）は非常に急峻である。さらに、本発明の構
造によれば負の境界面電荷がないのでGaAs側に
電子蓄積層を生じさせることができる。そしてヘ
テロ接合はアンダーソンにより「Germanium
gal−lium arsenide heterojunctions」と題して IBMジヤーナル、1970年７月号283−287頁に掲
載されたモデルを満足させるものである。この特
性はデイングルとその助手により「Electron
mobilities in modulation doped
semiconductor heterojnction superlattice」と
題してApp.Phys.33巻７号665頁 （1968）に掲載された記事により証明された。こ
の記事は意図的にドープされていないGaAsおよ
びＮドープされたＡXGa1-XAsの交番層の規則
的な積上げにより形成された「super lattice」構
造に関するものである。GaAsの電位ホールにお
いて、高度の電子集中が現れ、意図的にはドープ
されないGaAs材料の移動度に近い卓れた移動度
が測定された。これがスーパーラテイスの固有の
効果であるか否かは非常に疑問である。これはむ
しろアンダーソンによつて予見された、GaAsお
よび各境界面に存在する蓄積層の特性である。観
察された良好な移動度はそれらを支持するGaAs
の純度の性質からもたらされるものであろう（少
しドープされた）。
品質の境界面およびかなりの固定負電荷を生じる
Ge／GaAsの対に比べGaAs／A1XGa1-XAsの対
は相当理想的なものであると思われる。境界面に
おける再結合のセンタまたはトラツプの存在がい
まのところ現れていず、その変化（transit−
ion）は非常に急峻である。さらに、本発明の構
造によれば負の境界面電荷がないのでGaAs側に
電子蓄積層を生じさせることができる。そしてヘ
テロ接合はアンダーソンにより「Germanium
gal−lium arsenide heterojunctions」と題して IBMジヤーナル、1970年７月号283−287頁に掲
載されたモデルを満足させるものである。この特
性はデイングルとその助手により「Electron
mobilities in modulation doped
semiconductor heterojnction superlattice」と
題してApp.Phys.33巻７号665頁 （1968）に掲載された記事により証明された。こ
の記事は意図的にドープされていないGaAsおよ
びＮドープされたＡXGa1-XAsの交番層の規則
的な積上げにより形成された「super lattice」構
造に関するものである。GaAsの電位ホールにお
いて、高度の電子集中が現れ、意図的にはドープ
されないGaAs材料の移動度に近い卓れた移動度
が測定された。これがスーパーラテイスの固有の
効果であるか否かは非常に疑問である。これはむ
しろアンダーソンによつて予見された、GaAsお
よび各境界面に存在する蓄積層の特性である。観
察された良好な移動度はそれらを支持するGaAs
の純度の性質からもたらされるものであろう（少
しドープされた）。
GaAs／ＡXGa1-XAs（Ｎ）の同型ヘテロ接合の
場合について総括すると、 −変化が非常に急峻である。
場合について総括すると、 −変化が非常に急峻である。
−トラツプが少なく、再結合センタも少なく固
定チヤージが僅かで境界面が理想的なものであ
る。
定チヤージが僅かで境界面が理想的なものであ
る。
−GaAs材料中に電子蓄積層がある。
−蓄積層における移動度はGaAsを支持する材
料の体積内での移動度に近く、境界面の近接によ
つて劣化していない。
料の体積内での移動度に近く、境界面の近接によ
つて劣化していない。
体積移動度が限界移動度（〜8000cm2／ｖ・ｓ）
に近い弱くドープされたGaAs層についてみれ
ば、この特性はやはり蓄積層に見出される。本発
明のもう１つの重要な結論は、間欠的な電子移送
を開始させるスレツシヨルドフイールドにおける
電子速度が蓄積層においても高くなければなら
ず、この速度は非常に純粋な材料を特徴づける２
×107cm／ｓに近い値に達する必要がある。
に近い弱くドープされたGaAs層についてみれ
ば、この特性はやはり蓄積層に見出される。本発
明のもう１つの重要な結論は、間欠的な電子移送
を開始させるスレツシヨルドフイールドにおける
電子速度が蓄積層においても高くなければなら
ず、この速度は非常に純粋な材料を特徴づける２
×107cm／ｓに近い値に達する必要がある。
第３図はＮ−Ｎ同型GaAs／ＡXGa1-XAsヘテ
ロ接合すなわちＡXGa1-XAs側を正極性として
２つの材料を同一ドープ型としたもののバンドダ
イアグラムである。
ロ接合すなわちＡXGa1-XAs側を正極性として
２つの材料を同一ドープ型としたもののバンドダ
イアグラムである。
このダイアグラムの横軸の中央に接合の境界面
を有することによりこの接合の一側上にあるバン
ドはレベルN1に弱くドープされたトランジスタ
のGaAs領域に相当し、接合の他側上にあるバン
ドは他の濃度N2にＮドープされたトランジスタ
のＡXGa1-XAsゲート層に相当する。
を有することによりこの接合の一側上にあるバン
ドはレベルN1に弱くドープされたトランジスタ
のGaAs領域に相当し、接合の他側上にあるバン
ドは他の濃度N2にＮドープされたトランジスタ
のＡXGa1-XAsゲート層に相当する。
縦軸はエネルギを示す。ＡXGa1-XAsゲート
層を正にバイアスすると、このゲート層中にデプ
リーシヨン領域１５が接合に近接して現れ、
GaAs領域には多数キヤリア（電子）の蓄積領域
１４が現れる。
層を正にバイアスすると、このゲート層中にデプ
リーシヨン領域１５が接合に近接して現れ、
GaAs領域には多数キヤリア（電子）の蓄積領域
１４が現れる。
ゲート層に正の電圧を与えると蓄積層の負電荷
を増し、これによりチヤネルの導電度を増す。
を増し、これによりチヤネルの導電度を増す。
GaAs側のドープN1はできる限り低く、たとえ
ば1015原子／cm3に選ばれ、これにより移動度は限
界移動度（8000cm2／ｖ・ｓ）に近くなり、またＡ
XGa1-XAs側のN2はかなり高く、たとえば1017
原子／cm3に選ばれ、これにより電荷制御が良好に
行われる。高いN2ドープは有利であるが、２つ
の材料間のトンネル効果の出現と結び付けられた
上限が考慮されなければならない。N2を1017原
子／cm3程度の範囲に保ちΔEcを0.4〜0.5eVに選ぶ
ことにより、トンネル効果は熱イオン放射と同様
に制限される。ΔEcの選択は制限されないがA1X
Ga1-XAs中のアルミニウム濃度に依存する。
ば1015原子／cm3に選ばれ、これにより移動度は限
界移動度（8000cm2／ｖ・ｓ）に近くなり、またＡ
XGa1-XAs側のN2はかなり高く、たとえば1017
原子／cm3に選ばれ、これにより電荷制御が良好に
行われる。高いN2ドープは有利であるが、２つ
の材料間のトンネル効果の出現と結び付けられた
上限が考慮されなければならない。N2を1017原
子／cm3程度の範囲に保ちΔEcを0.4〜0.5eVに選ぶ
ことにより、トンネル効果は熱イオン放射と同様
に制限される。ΔEcの選択は制限されないがA1X
Ga1-XAs中のアルミニウム濃度に依存する。
これにより、10-7ｃ／cm2のオーダの蓄積層の表
面積当りの電荷の場合は1012電子／cm2に近い大き
い表面密度に相当し、これは1019電子／cm2を超え
ない境界面状態密度より!?かに大きく、したがつ
てFETの動作には殆ど影響を与えない。
面積当りの電荷の場合は1012電子／cm2に近い大き
い表面密度に相当し、これは1019電子／cm2を超え
ない境界面状態密度より!?かに大きく、したがつ
てFETの動作には殆ど影響を与えない。
第４図は本発明の構造のバンドダイアグラムで
ある。少しＮドープされたGaAs層１７上には適
当な方法によりＮドープされたA1XGa1-XAs層１
８が設けられ、この層１８の厚さは数100オング
ストロームであり、次いで絶縁層および金属電着
層でトランジスタのメタルゲート電極を形成す
る。このような構造によりGaAsとメタルゲート
電極間の漏洩電流を大幅に減少させる。これは第
４図に示されたように絶縁材料によつて与えられ
る数eVに達する高い電位障壁によるものである。
ある。少しＮドープされたGaAs層１７上には適
当な方法によりＮドープされたA1XGa1-XAs層１
８が設けられ、この層１８の厚さは数100オング
ストロームであり、次いで絶縁層および金属電着
層でトランジスタのメタルゲート電極を形成す
る。このような構造によりGaAsとメタルゲート
電極間の漏洩電流を大幅に減少させる。これは第
４図に示されたように絶縁材料によつて与えられ
る数eVに達する高い電位障壁によるものである。
本発明構造は、活性層GaAsの半導体と絶縁材
料の層との間にA1XGa1-XAsの薄い層を挿入して
なる点でMISまたはMTSと呼ばれる通常の半導
体絶縁材料金属構造とは異なる。この構造は、Ｎ
−Ｎヘテロ接合の利点すなわち蓄積層おける電子
の良好な移動度を保持し、且つ活性層とメタルゲ
ート電極との間の漏洩電流が少ないというMISま
たはMOSの利点も失つていない。
料の層との間にA1XGa1-XAsの薄い層を挿入して
なる点でMISまたはMTSと呼ばれる通常の半導
体絶縁材料金属構造とは異なる。この構造は、Ｎ
−Ｎヘテロ接合の利点すなわち蓄積層おける電子
の良好な移動度を保持し、且つ活性層とメタルゲ
ート電極との間の漏洩電流が少ないというMISま
たはMOSの利点も失つていない。
本発明の絶縁層はSiO2、SiN4、A12O3等の通
常の絶縁材料をA1XGa1-XAs層上に設けることに
より形成される。これはA1XGa1-XAs層の表面酸
化によつても得ることができる。
常の絶縁材料をA1XGa1-XAs層上に設けることに
より形成される。これはA1XGa1-XAs層の表面酸
化によつても得ることができる。
第５図は、上記した動作モードの多数蓄積ヘテ
ロ接合FETトランジスタの一例を示したもので
ある。
ロ接合FETトランジスタの一例を示したもので
ある。
半絶縁性の即ち極めて高い抵抗率を有するガリ
ウム砒素基板１６の領域１７は弱く、例えば 1015アトム／cm3程度にドープされている。領域１
７にゲート層１８がデポジツトされている。ゲー
ト層１８は例えば1017アトム／cm3にドープされた
A1XGa1-XAsにより形成されている。メタルライ
ゼイシヨンによつて形成された２つのオーミツク
接触電極が設けられ、メタル電極１９がソースを
形成し、メタル電極２０がドレインを形成する。
蓄積領域２１はゲート層１８の下において、
GaAs／A1XGa1-XAs接合部に近接した領域であ
る。
ウム砒素基板１６の領域１７は弱く、例えば 1015アトム／cm3程度にドープされている。領域１
７にゲート層１８がデポジツトされている。ゲー
ト層１８は例えば1017アトム／cm3にドープされた
A1XGa1-XAsにより形成されている。メタルライ
ゼイシヨンによつて形成された２つのオーミツク
接触電極が設けられ、メタル電極１９がソースを
形成し、メタル電極２０がドレインを形成する。
蓄積領域２１はゲート層１８の下において、
GaAs／A1XGa1-XAs接合部に近接した領域であ
る。
このようなトランジスタは、ゲート層寸法が１
×500μm2の場合、195mA流すことができ、トラ
ンスコンダクタンスが820mmhoであつてカツトオ
フ周波数が32GHz、ゲート電圧VG＝1Vでキヤリ
アの最大速度が２×1017cm／ｓである。
×500μm2の場合、195mA流すことができ、トラ
ンスコンダクタンスが820mmhoであつてカツトオ
フ周波数が32GHz、ゲート電圧VG＝1Vでキヤリ
アの最大速度が２×1017cm／ｓである。
このように、この装置は比較的高いトランスコ
ンダクタンスとカツトオフ周波数とを有しかなり
大きな電流を制御することができるものである。
同一の形状および寸法を有し、活性層の厚さが
0.2μ、ドーピングが1017アトム／cm3のデイプリー
シヨンGaAsMES−FETの性能と、上記の装置
の性能とを比べると興味深い。最大速度が1.5×
1017cm／ｓでゲート電圧VG＝０とすると、MES
−FETは94mA流すことができ、トランスコンダ
クタンスが60mmhoで、カツトオフ周波数が24GHz
である。デイプリーシヨンFETの場合にはまた、
ゲート電圧が高くなると電気性能が急速に低下す
る。これは、動作原理のためばかりでなく、層−
半絶縁性基板境界面の近傍における最大速度の大
幅な低下のためである。
ンダクタンスとカツトオフ周波数とを有しかなり
大きな電流を制御することができるものである。
同一の形状および寸法を有し、活性層の厚さが
0.2μ、ドーピングが1017アトム／cm3のデイプリー
シヨンGaAsMES−FETの性能と、上記の装置
の性能とを比べると興味深い。最大速度が1.5×
1017cm／ｓでゲート電圧VG＝０とすると、MES
−FETは94mA流すことができ、トランスコンダ
クタンスが60mmhoで、カツトオフ周波数が24GHz
である。デイプリーシヨンFETの場合にはまた、
ゲート電圧が高くなると電気性能が急速に低下す
る。これは、動作原理のためばかりでなく、層−
半絶縁性基板境界面の近傍における最大速度の大
幅な低下のためである。
このように、第５図に示された装置は従来のデ
イプリーシヨンMES−FETと比べて、トランス
コンダクタンス、カツトオフ周波数および制御さ
れる電流の大きさの点において優つている。一
方、このトランジスタはかなり低い並列出力抵抗
RBを、ソースとドレインの間に有している。こ
れは、中性のままである、即ち蓄積領域の外側に
位置するGaAs活性層の厚さのためである。
イプリーシヨンMES−FETと比べて、トランス
コンダクタンス、カツトオフ周波数および制御さ
れる電流の大きさの点において優つている。一
方、このトランジスタはかなり低い並列出力抵抗
RBを、ソースとドレインの間に有している。こ
れは、中性のままである、即ち蓄積領域の外側に
位置するGaAs活性層の厚さのためである。
GaAs領域１７の厚さが1000Åのとき、
RB＝160Ωである。この値は活性層の厚さを小さ
くし、材料としてより抵抗率の高いものを用いる
ことにより変えることができる。
くし、材料としてより抵抗率の高いものを用いる
ことにより変えることができる。
この構造の他の欠点は、弱くドープされた活性
層が必然的に高い抵抗率を有することと結びつい
ている。このためソースとゲート層の間のアクセ
ス抵抗RSおよびドレインとゲート層の間のアク
セス抵抗Rdがこの形状および寸法において極め
て高くなつている（上記の形状および寸法によれ
ば、ソースとゲート層の間のガード２２およびド
レインとゲート層の間のガード２３はミクロンの
オーダーである。）。形状および寸法を変形した、
第６図および第７図の２つの実施例ではアクセス
抵抗RSおよびRdが小さい。
層が必然的に高い抵抗率を有することと結びつい
ている。このためソースとゲート層の間のアクセ
ス抵抗RSおよびドレインとゲート層の間のアク
セス抵抗Rdがこの形状および寸法において極め
て高くなつている（上記の形状および寸法によれ
ば、ソースとゲート層の間のガード２２およびド
レインとゲート層の間のガード２３はミクロンの
オーダーである。）。形状および寸法を変形した、
第６図および第７図の２つの実施例ではアクセス
抵抗RSおよびRdが小さい。
第６図のヘテロ接合FETの第１の実施例では、
第５図のもののように、半絶縁性GaAs基板２４
と、弱くドープされた活性層２５とＮドープされ
たA1XGa1-XAsのゲート層２６とが設けられてい
る。しかし、それぞれN+導電性を持つGaAsで形
成された、ソース２７およびドレイン２８領域が
インプランテイシヨンによつて形成され、しかる
後これらを部分的に覆うようにして領域２５およ
び２６が形成される。
第５図のもののように、半絶縁性GaAs基板２４
と、弱くドープされた活性層２５とＮドープされ
たA1XGa1-XAsのゲート層２６とが設けられてい
る。しかし、それぞれN+導電性を持つGaAsで形
成された、ソース２７およびドレイン２８領域が
インプランテイシヨンによつて形成され、しかる
後これらを部分的に覆うようにして領域２５およ
び２６が形成される。
ソース２７およびドレイン２８層は拡散または
インプランテイシヨンによつて形成され、厚さが
僅か1000〓の活性層２５およびゲート層２６は分
子ジエツトによるエピタキシに形成されるのが望
ましい。
インプランテイシヨンによつて形成され、厚さが
僅か1000〓の活性層２５およびゲート層２６は分
子ジエツトによるエピタキシに形成されるのが望
ましい。
活性層２５がソースおよびドレインを部分的に
覆うという事実のためソースとゲート層の間のア
クセス抵抗RSおよびドレインとゲート層の間の
アクセス抵抗Rdが広がり、また第５図の実施例
における距離２２および２３（＝１ミクロン）に
比べて約1000〓の距離に影響するに過ぎない。ア
クセス抵抗RSおよびRdは極めて低く、トランジ
スタのカツトオフ周波数がより高くなる。ゲート
層２６とのコンタクトはメタル電極２９により、
またソース２７およびドレイン２８領域とのコン
タクトはそれらの露出面に設けられたメタル電極
６０，６１によつてなされる。
覆うという事実のためソースとゲート層の間のア
クセス抵抗RSおよびドレインとゲート層の間の
アクセス抵抗Rdが広がり、また第５図の実施例
における距離２２および２３（＝１ミクロン）に
比べて約1000〓の距離に影響するに過ぎない。ア
クセス抵抗RSおよびRdは極めて低く、トランジ
スタのカツトオフ周波数がより高くなる。ゲート
層２６とのコンタクトはメタル電極２９により、
またソース２７およびドレイン２８領域とのコン
タクトはそれらの露出面に設けられたメタル電極
６０，６１によつてなされる。
第７図は、他のヘテロ接合FETの実施例を示
す。アクセス抵抗RSおよびRdは活性層３５の厚
さ全体に広がり、オーバーラツプは層の主面によ
つてなされず、端面によつてなされる。層は平行
六面体と考えられる。
す。アクセス抵抗RSおよびRdは活性層３５の厚
さ全体に広がり、オーバーラツプは層の主面によ
つてなされず、端面によつてなされる。層は平行
六面体と考えられる。
このトランジスタは、次のようにして形成され
る。半絶縁性の基板３０の上に、それぞれN+ド
ープされたGaAsからソース３１および３２が形
成される。次にシリカ絶縁層３３が形成される。
ソースとドレインの間の指定領域３４に穴を残し
て、GaAs活性層３５が穴内に、好ましくは分子
ジエツトエピタキシによつて、デポジツトされ
る。GaAs層３５が穴内にデポジツトされると、
層３６がSiO2層３３を覆う。この層の部分３５
のみが導電性であつて、層３６は極めて抵抗性が
高い。A1XGa1-XAsゲート層３７が前に述べた層
の上にデポジツトされ（穴の周囲のみ、高度にＮ
ドープされて）、次にメタル電極３８により覆わ
れる。ドーピングは従来から知られている技術に
よつて行われ、けい素いおう、セレニウム、すず
等をドーピング物質として用いることができる。
る。半絶縁性の基板３０の上に、それぞれN+ド
ープされたGaAsからソース３１および３２が形
成される。次にシリカ絶縁層３３が形成される。
ソースとドレインの間の指定領域３４に穴を残し
て、GaAs活性層３５が穴内に、好ましくは分子
ジエツトエピタキシによつて、デポジツトされ
る。GaAs層３５が穴内にデポジツトされると、
層３６がSiO2層３３を覆う。この層の部分３５
のみが導電性であつて、層３６は極めて抵抗性が
高い。A1XGa1-XAsゲート層３７が前に述べた層
の上にデポジツトされ（穴の周囲のみ、高度にＮ
ドープされて）、次にメタル電極３８により覆わ
れる。ドーピングは従来から知られている技術に
よつて行われ、けい素いおう、セレニウム、すず
等をドーピング物質として用いることができる。
第７図には、このトランジスタの中央のアクテ
イブ部分のみが示されている。ソース３１および
ドレイン３２領域は、図示されていない部分の露
出面に第６図と同様のコンタクトのためのメタル
電極を有する。
イブ部分のみが示されている。ソース３１および
ドレイン３２領域は、図示されていない部分の露
出面に第６図と同様のコンタクトのためのメタル
電極を有する。
この実施例では、厚さは、層３１および３２、
ならびにシリカ層３３が約２乃至3000〓であつ
て、活性層３５が1000〓以下であつて、ゲート層
３７が２乃至3000〓である。このように、ソース
およびゲート層間のアクセス抵抗RSおよびドレ
インおよびゲート層間のアクセス抵抗Rdは２乃
至3000〓（ソースおよびドレイン層の厚さ）に広
がり、穴の垂直方向におけるうすくなつた部分を
考慮すると、1000〓以下であり、これは高周波数
を促進する。
ならびにシリカ層３３が約２乃至3000〓であつ
て、活性層３５が1000〓以下であつて、ゲート層
３７が２乃至3000〓である。このように、ソース
およびゲート層間のアクセス抵抗RSおよびドレ
インおよびゲート層間のアクセス抵抗Rdは２乃
至3000〓（ソースおよびドレイン層の厚さ）に広
がり、穴の垂直方向におけるうすくなつた部分を
考慮すると、1000〓以下であり、これは高周波数
を促進する。
第８図は絶縁層を有するヘテロ接合トランジス
タの実施例を示す。このトランジスタは次のよう
にして形成される。半絶縁性GaAs基板３６の上
に２つのソース４０およびドレイン４１領域
（N+ドープされたGaAsで作られたもの）がイン
プランテイシヨンもしくは拡散により形成され
る。次に弱くＮドープされたGaAs層４２および
A1XGa1-XAs層４３（厚さ数百〓）がデポジツト
され、最後に絶縁層４４が上記したプロセスのう
ちのいずれかにより形成され、絶縁層４４の上に
メタルゲート電極６２が形成される。
タの実施例を示す。このトランジスタは次のよう
にして形成される。半絶縁性GaAs基板３６の上
に２つのソース４０およびドレイン４１領域
（N+ドープされたGaAsで作られたもの）がイン
プランテイシヨンもしくは拡散により形成され
る。次に弱くＮドープされたGaAs層４２および
A1XGa1-XAs層４３（厚さ数百〓）がデポジツト
され、最後に絶縁層４４が上記したプロセスのう
ちのいずれかにより形成され、絶縁層４４の上に
メタルゲート電極６２が形成される。
次にメサを露出させる。即ち、GaAs／A1XGa1-X
As／絶縁物質積層を突出させる。
As／絶縁物質積層を突出させる。
第９図は、第８図においてソース・ゲート層間
のアクセス抵抗RSおよびドレイン・ゲート層間
のアクセス抵抗Rdにそれぞれ関与する領域４５，
４６を斜線で示す。これらの領域４５，４６は弱
くＮドープされているため、それに相応した大き
さのアクセス抵抗RS、Rdを有する。
のアクセス抵抗RSおよびドレイン・ゲート層間
のアクセス抵抗Rdにそれぞれ関与する領域４５，
４６を斜線で示す。これらの領域４５，４６は弱
くＮドープされているため、それに相応した大き
さのアクセス抵抗RS、Rdを有する。
第１０図には、N+ソース４７およびドレイン
４８領域のGaAs層４２内の低抵抗蓄積領域への
延長により弱くドープされた領域４５および４６
がなくされる様子が示されている。これによりア
クセス抵抗RS、Rdが減少し、カツトオフ周波数
が高められる。
４８領域のGaAs層４２内の低抵抗蓄積領域への
延長により弱くドープされた領域４５および４６
がなくされる様子が示されている。これによりア
クセス抵抗RS、Rdが減少し、カツトオフ周波数
が高められる。
N+領域の、弱くドープされたGaAs層への延長
は、不純物の拡散によつて得られる。その不純物
の拡散は例えば次のようにして行われる。
は、不純物の拡散によつて得られる。その不純物
の拡散は例えば次のようにして行われる。
不純物、例えばイオウは高い熱拡散係数を有
し、N+領域４０，４１の位置から半導体基板３
９に注入される。弱くドープしたGaAs層４２と
Ｎ型A1XGa1-XAs層４３が次にエピタキシヤル成
長によつて形成される。次に、これら全体が焼成
され、注入に際しての欠陥を除去し、予め決めら
れた深さで領域４７，４８に向つてGaAs層４２
中で不純物を拡散させる。GaAs層の厚さは固定
されており、領域４７，４８が電子蓄積領域に侵
入する様になつている。この焼成の間、A1X
Ga1-XAs層４３中に含まれる不純物もまたGaAs
層に向つて拡散されてしまうため、A1XGa1-XAs
層に対してはGaAs層の界面から一定の距離を保
つてドープするようにしなければならない。この
距離はA1XGa1-XAsの不純物の拡散長に対応す
る。
し、N+領域４０，４１の位置から半導体基板３
９に注入される。弱くドープしたGaAs層４２と
Ｎ型A1XGa1-XAs層４３が次にエピタキシヤル成
長によつて形成される。次に、これら全体が焼成
され、注入に際しての欠陥を除去し、予め決めら
れた深さで領域４７，４８に向つてGaAs層４２
中で不純物を拡散させる。GaAs層の厚さは固定
されており、領域４７，４８が電子蓄積領域に侵
入する様になつている。この焼成の間、A1X
Ga1-XAs層４３中に含まれる不純物もまたGaAs
層に向つて拡散されてしまうため、A1XGa1-XAs
層に対してはGaAs層の界面から一定の距離を保
つてドープするようにしなければならない。この
距離はA1XGa1-XAsの不純物の拡散長に対応す
る。
電子蓄積層の厚さは数十から数百オングストロ
ームであるので、拡散制御は蓄積層に侵入する領
域４７，４８にとつては極めてデリケートであ
る。極端な場合には、領域４７，４８は電子蓄積
領域を越えてしまい、A1XGa1-XAs層４３に侵入
してしまう。しかし、この薄い層はほとんど電子
が存在しないためソース・ドレイン間に電流を流
してしまうことはない。
ームであるので、拡散制御は蓄積層に侵入する領
域４７，４８にとつては極めてデリケートであ
る。極端な場合には、領域４７，４８は電子蓄積
領域を越えてしまい、A1XGa1-XAs層４３に侵入
してしまう。しかし、この薄い層はほとんど電子
が存在しないためソース・ドレイン間に電流を流
してしまうことはない。
第１１図は低アクセス抵抗RSとRdを伴うヘテ
ロ接合FETの他の具体例を示している。このト
ランジスタは半絶縁層３９、GaAs層４２、およ
びA1XGa1-XAsゲート層４３を含んでいる。しか
しながら、ソースとドレインはメサと呼ばれる
GaAsとA1XGa1-XAs層の積層により形成された
防護部分の側面上に、金属蒸着によつて直接的に
形成されたもので、金属層４９がソース、金属層
５０がドレインを形成している。
ロ接合FETの他の具体例を示している。このト
ランジスタは半絶縁層３９、GaAs層４２、およ
びA1XGa1-XAsゲート層４３を含んでいる。しか
しながら、ソースとドレインはメサと呼ばれる
GaAsとA1XGa1-XAs層の積層により形成された
防護部分の側面上に、金属蒸着によつて直接的に
形成されたもので、金属層４９がソース、金属層
５０がドレインを形成している。
これらのソース４９およびドレイン５０は
GaAsとA1XGa1-XAs層の側面を同時に覆つてい
る。ドーピング率1017／cm3のオーダを有する
GaAs上のオーム接触のものがある。したがつ
て、ソース４９およびドレイン５０は電子蓄積層
を伴うオーム接触を形成する。アクセス抵抗RS
とRdは、したがつて、前記蓄積層のオーム接触
に対し減少かつ正確に制限される。
る。ドーピング率1017／cm3のオーダを有する
GaAs上のオーム接触のものがある。したがつ
て、ソース４９およびドレイン５０は電子蓄積層
を伴うオーム接触を形成する。アクセス抵抗RS
とRdは、したがつて、前記蓄積層のオーム接触
に対し減少かつ正確に制限される。
A1XGa1-XAs層を通つてソースとドレイン間に
流れる漏れ電流の発生から金属化を妨げるため
に、A1XGa1-XAsは、数オングストロームオーダ
の厚さの酸化層５１と５２によりソースとドレイ
ンの接触が絶縁されている。これらの層５１，５
２は、メサの側の表面酸化によつて得られる。こ
の酸化はGaAs層におけるよりもA1XGa1-XAsに
おいての方がより深くなつている。つまり、A1X
Ga1-XAsは、GaAsよりもさらに酸化され易いか
らである。ソースとドレインのオーム接触を残す
前に、GaAsの表面酸化層は、たとえば陰極スプ
レー（Cathode spraying）などのような一般的
な方法、手段によつて作られる。
流れる漏れ電流の発生から金属化を妨げるため
に、A1XGa1-XAsは、数オングストロームオーダ
の厚さの酸化層５１と５２によりソースとドレイ
ンの接触が絶縁されている。これらの層５１，５
２は、メサの側の表面酸化によつて得られる。こ
の酸化はGaAs層におけるよりもA1XGa1-XAsに
おいての方がより深くなつている。つまり、A1X
Ga1-XAsは、GaAsよりもさらに酸化され易いか
らである。ソースとドレインのオーム接触を残す
前に、GaAsの表面酸化層は、たとえば陰極スプ
レー（Cathode spraying）などのような一般的
な方法、手段によつて作られる。
第１２図は先の図の構造の他の実施例を示して
おり、トランジスタは薄いゲート層４３上に置か
れたさらなる絶縁層４４を有している。
おり、トランジスタは薄いゲート層４３上に置か
れたさらなる絶縁層４４を有している。
本発明の範囲内において、ここに記載された事
項以外の修正および変更は可能であるが、本実施
例における記載は単なる一例を開示したに過ぎな
いのであつて、その他の変形例は本発明から容易
に理解されよう。
項以外の修正および変更は可能であるが、本実施
例における記載は単なる一例を開示したに過ぎな
いのであつて、その他の変形例は本発明から容易
に理解されよう。
本発明の半導体装置は、実質的にドープされて
いない高い固有電子移動度をもつ材料（例えば、
GaAs）の活性層と、Ｎ型にドープされた広いエ
ネルギ禁制帯をもつ材料（例えば、A1／GaAs）
のゲート層との間のヘテロ接合を有する。このヘ
テロ接合の近傍に高い移動度の電子蓄積層が形成
され、この電子蓄積層がゲート層上に設けられた
コントロールゲート電極によつて制御される。上
記ヘテロ接合は単一であつて、スーパラチスのよ
うな複数接合構造は採用しない。そのため、この
半導体装置の製造おいては、スーパラチスをつく
る場合のような複数回のエピタキシヤル成長ステ
ツプは必要なく、製造が容易で実用的である。ま
た、コントロールゲートにより電子蓄積層を正確
にコントロールすることが出来る。
いない高い固有電子移動度をもつ材料（例えば、
GaAs）の活性層と、Ｎ型にドープされた広いエ
ネルギ禁制帯をもつ材料（例えば、A1／GaAs）
のゲート層との間のヘテロ接合を有する。このヘ
テロ接合の近傍に高い移動度の電子蓄積層が形成
され、この電子蓄積層がゲート層上に設けられた
コントロールゲート電極によつて制御される。上
記ヘテロ接合は単一であつて、スーパラチスのよ
うな複数接合構造は採用しない。そのため、この
半導体装置の製造おいては、スーパラチスをつく
る場合のような複数回のエピタキシヤル成長ステ
ツプは必要なく、製造が容易で実用的である。ま
た、コントロールゲートにより電子蓄積層を正確
にコントロールすることが出来る。
第１図は、従来のMOS−FETの断面図、第２
図は従来のMOS−FETの断面図、第３図は第１
図のヘテロ接合に対応するＮ−Ｎ型ヘテロ接合の
エネルギ帯の図、第４図は本発明構造のエネルギ
帯の図、第５図は本発明によるヘテロ接合FET
の断面図、第６図は本発明による第１のタイプの
ヘテロ接合FETを示す断面図、第７図は本発明
による第２のタイプのヘテロ接合FETを示す断
面図、第８図は本発明による絶縁層を含むヘテロ
接合FETを示す断面図、第９図は従来例のＮ−
Ｎ型ヘテロ接合FETにおけるアクセス抵抗範囲
を示す断面図、第１０図、第１１図および第１２
図は各々本発明による低アクセス抵抗RSとRdを
伴うヘテロ接合FETの断面図である。
図は従来のMOS−FETの断面図、第３図は第１
図のヘテロ接合に対応するＮ−Ｎ型ヘテロ接合の
エネルギ帯の図、第４図は本発明構造のエネルギ
帯の図、第５図は本発明によるヘテロ接合FET
の断面図、第６図は本発明による第１のタイプの
ヘテロ接合FETを示す断面図、第７図は本発明
による第２のタイプのヘテロ接合FETを示す断
面図、第８図は本発明による絶縁層を含むヘテロ
接合FETを示す断面図、第９図は従来例のＮ−
Ｎ型ヘテロ接合FETにおけるアクセス抵抗範囲
を示す断面図、第１０図、第１１図および第１２
図は各々本発明による低アクセス抵抗RSとRdを
伴うヘテロ接合FETの断面図である。
Claims (1)
- 【特許請求の範囲】 １ ソース電極とドレイン電極とコントロールゲ
ート電極とを有し高カツトオフ周波数を持つ電界
効果トランジスタ型の半導体装置において、 前記コントロールゲート電極によりコントロー
ルされる単一のヘテロ接合を有し、このヘテロ接
合は、第１のエネルギー禁制帯と、ドープされて
ないと実質的に同等の極低不純物濃度と、GaAs
の固有電子移動度と少なくとも実質的に同等の高
い固有の電子移動度とを持つ、第１の半導体材料
の活性層と、前記第１のエネルギー禁制帯より広
い第２のエネルギー禁制帯を持ちＮ型で且つ前記
活性層よりも高濃度にドープされた第２の半導体
材料のゲート層との間に形成されており、このヘ
テロ接合の近傍には高電子移動度の電子蓄積層が
形成され、 前記ソース電極及びドレイン電極は、それら電
極から前記活性層に電流が流れ得るよう、前記活
性層に電気的に結合されており、 前記ゲート層は前記ソース電極と前記ドレイン
電極との間に配置され、前記コントロールゲート
電極は前記ゲート層上に設けられて、このゲート
層によつて前記活性層から分離されており、前記
コントロールゲート電極により前記ヘテロ接合近
傍のポテンシヤル分布をコントロールすることに
より、前記活性層内の前記ヘテロ接合近傍に形成
される高移動度の電子蓄積層がコントロールされ
ることを特徴とする半導体装置。 ２ 請求項１記載の半導体装置において、前記第
１の材料はGaAsであり、前記第２の材料はA1X
Ga1-XAsでＸは0.2から１の間であることを特徴
とする半導体装置。 ３ 請求項１または２のいずれか記載の半導体装
置において、前記第２の材料はシリコンがドープ
されていることを特徴とする半導体装置。 ４ 請求項１乃至３のいずれか記載の半導体装置
において、前記活性層は1016原子／cm3より低い不
純物濃度を有することを特徴とする半導体装置。 ５ 請求項４記載の半導体装置において、前記活
性層はＮ型であることを特徴とする半導体装置。 ６ 請求項１乃至５のいずれか記載の半導体装置
において、前記前記ゲート層はほぼ数1017原子／
cm3の不純物濃度を有することを特徴とする半導体
装置。 ７ 請求項１乃至６のいずれか記載の半導体装置
において、前記ゲート層は100から2000オングス
トロームの厚みを有することを特徴とする半導体
装置。 ８ 請求項１乃至７のいずれか記載の半導体装置
において、前記ソース電極とドレイン電極はソー
ス領域とドレイン領域の上にそれぞれ形成されて
おり、前記ソース領域とドレイン領域は前記前記
電荷蓄積領域に達するまで活性層内へ伸長されて
いることを特徴とする半導体装置。 ９ 半導体基板の一部分に設けられたソース及び
ドレイン領域と、活性層から成る制御領域と、前
記活性層との境界面で接合を形成するゲート層
と、前記ソース領域、ドレイン領域及びゲート層
上にそれぞれ設けられたソース電極、ドレイン電
極及びコントロールゲート電極とを有し、前記制
御領域は前記基板及び前記ソース及びドレイン領
域により形成される表面の一部分に配置されてい
る半導体装置において、 前記境界面の接合は、高い固有の電子移動度を
もち厚みが1000オングストロールのオーダまたは
1000オングストローム以下で電子濃度が1016ｅ／
cm3以下のＮ型GaAsの前記活性層と、厚みが100
から2000オングストローム程度で電子濃度がほぼ
1017ｅ／cm3のＮ型 ＡXGa1-XAs（0.2Ｘ１）の前記ゲート層と
の２つの異材質間に形成された単一のヘテロ接合
であつて、このヘテロ接合の活性層側近傍に多数
キヤリアの電荷蓄積領域を有しており、 前記ソース及びドレイン領域は前記活性層に接
して配置され、又は前記電荷蓄積領域に達するま
で前記活性層内に伸長しており、それにより前記
ソース電極及びドレイン電極は、それら電極から
前記活性層に電流が流れ得るよう、前記活性層に
電気的に結合され、 前記コントロール電極は前記ゲート層によつて
前記活性層から分離されており、前記コントロー
ルゲート電極により前記電荷蓄積層がコントロー
ルできることを特徴とする半導体装置。 １０ 請求項９に記載の半導体装置において、前
記ソース及びドレイン領域は半導体基板中に拡散
形成し、共にＮ型の前記活性層及び前記ゲート層
を活性層の一部がソース及びドレイン領域を蔽う
様に基板上に形成して、それによりソース領域と
ゲート層間及びドレイン領域とゲート層間のアク
セス抵抗を低めカツトオフ周波数を高めた半導体
装置。 １１ 請求項９に記載の半導体装置において、前
記ソース及びドレイン領域は半導体基板からエピ
タキシヤル生長によつて形成し、これらの領域を
シリカ層で蔽い、基板表面のソース領域とドレイ
ン領域とを分離している領域に前記Ｎ型のGaAs
活性層を配置し、前記Ｎ型の ＡXGa1-XAsゲート層領域を前記分離領域内の
GaAs層上に形成して、GaAs層及びＡXGa1-X
As層の間のヘテロ接合がソース領域とドレイン
領域とにはさまれた領域に形成されるようにし、
これによりソースとゲート層間及びドレインとゲ
ート層間のアクセス抵抗を低めカツトオフ周波数
を高めた半導体装置。 １２ 請求項９に記載の半導体装置において、前
記ＡXGa1-XAsゲート層に対して絶縁層を間に
介して前記コントロールゲート電極を設けた半導
体装置。 １３ 請求項１２に記載の半導体装置において、
前記ＡXGa1-XAs層と前記コントロールゲート
電極との間の絶縁層は、SiO2又はSi3N4の如きシ
リコン誘導体である半導体装置。 １４ 請求項１２に記載の半導体装置において、
前記ＡXGa1-XAs層と前記メタルゲート電極と
の間の絶縁層は、蒸着又は ＡXGa1-XAs層からの表面酸化によるＡ2O3の
如きアルミニウム誘導体である半導体装置。 １５ 請求項９に記載の半導体装置において、Ａ
XGa1-XAs層及びGaAs層はメサを形成し、ソー
ス及びドレイン領域のメタル電極が前記メサの側
面に配置されて前記GaAs層内の電荷蓄積領域と
オーム接触を形成し、これらの電極はＡX
Ga1-XAs層からは数十から数百オングストローム
厚の酸化物層によつて電気的に絶縁されている半
導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7907803A FR2452791A1 (fr) | 1979-03-28 | 1979-03-28 | Transistor a effet de champ a frequence de coupure elevee |
| FR7922301A FR2465317A2 (fr) | 1979-03-28 | 1979-09-06 | Transistor a effet de champ a frequence de coupure elevee |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55160473A JPS55160473A (en) | 1980-12-13 |
| JPH0435904B2 true JPH0435904B2 (ja) | 1992-06-12 |
Family
ID=26221079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013280A Granted JPS55160473A (en) | 1979-03-28 | 1980-03-28 | Semiconductor device and method of fabricating same |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4471366A (ja) |
| EP (1) | EP0017531B1 (ja) |
| JP (1) | JPS55160473A (ja) |
| DE (1) | DE3068161D1 (ja) |
| FR (1) | FR2465317A2 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2913068A1 (de) * | 1979-04-02 | 1980-10-23 | Max Planck Gesellschaft | Heterostruktur-halbleiterkoerper und verwendung hierfuer |
| FR2469002A1 (fr) * | 1979-10-26 | 1981-05-08 | Thomson Csf | Dispositif semiconducteur a effet de champ pour hautes frequences et transistor et dispositif a transfert de charges utilisant un tel semiconducteur |
| USRE33584E (en) * | 1979-12-28 | 1991-05-07 | Fujitsu Limited | High electron mobility single heterojunction semiconductor devices |
| DE3072175D1 (de) * | 1979-12-28 | 1990-04-26 | Fujitsu Ltd | Halbleitervorrichtungen mit heterouebergang. |
| EP0317993A1 (en) * | 1979-12-28 | 1989-05-31 | Fujitsu Limited | Heterojunction semiconductor devices |
| JPS5953714B2 (ja) * | 1979-12-28 | 1984-12-26 | 富士通株式会社 | 半導体装置 |
| JPS56157068A (en) * | 1980-05-08 | 1981-12-04 | Nippon Telegr & Teleph Corp <Ntt> | Field effect transistor |
| FR2489045A1 (fr) * | 1980-08-20 | 1982-02-26 | Thomson Csf | Transistor a effet de champ gaas a memoire non volatile |
| FR2497603A1 (fr) * | 1981-01-06 | 1982-07-09 | Thomson Csf | Transistor a faible temps de commutation, de type normalement bloquant |
| US4663643A (en) * | 1981-04-23 | 1987-05-05 | Fujitsu Limited | Semiconductor device and process for producing the same |
| CA1179071A (en) * | 1981-06-17 | 1984-12-04 | Tadashi Fukuzawa | Semiconductor device |
| JPS5891682A (ja) * | 1981-11-27 | 1983-05-31 | Hitachi Ltd | 半導体装置 |
| JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
| JPS59168677A (ja) * | 1983-03-14 | 1984-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS6012774A (ja) * | 1983-07-02 | 1985-01-23 | Agency Of Ind Science & Technol | 半導体素子の製造方法 |
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| DE3535002A1 (de) * | 1985-10-01 | 1987-04-02 | Telefunken Electronic Gmbh | Sperrschicht-feldeffekttransistor |
| JP2716136B2 (ja) * | 1988-01-14 | 1998-02-18 | 日本電気株式会社 | 半導体装置 |
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| US20030201459A1 (en) * | 2001-03-29 | 2003-10-30 | Sheppard Scott Thomas | Nitride based transistors on semi-insulating silicon carbide substrates |
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| US6982204B2 (en) * | 2002-07-16 | 2006-01-03 | Cree, Inc. | Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses |
| JP4050128B2 (ja) * | 2002-10-24 | 2008-02-20 | 松下電器産業株式会社 | ヘテロ接合電界効果型トランジスタ及びその製造方法 |
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