JPS6019848B2

JPS6019848B2 - 電圧比較回路

Info

Publication number: JPS6019848B2
Application number: JP8398778A
Authority: JP
Inventors: 和男加藤; 宣明宮川; 隆志佐瀬; 清松原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-07-12
Filing date: 1978-07-12
Publication date: 1985-05-18
Also published as: JPS5511626A

Description

【発明の詳細な説明】本発明は電圧比較回路に係り、特に高精度な比較能力を
持つ電圧比較回路に関する。

従来ＡＤ変換器等で使用される高精度の電圧比較回路と
しては第１図に示すようなオフセット補正回路を備える
高入力インピーダンスの演算増幅器回路が知られている
。

第１図の回路は、スイッチ１６オフ、スイッチ１７，５
０をオンし、コンデンサ３５に増幅器３０の誤差電圧を
打消す電圧を充電した後、スイッチ１７，５０をオフし
、しかる後スイッチ１６をオンすることにより、入力端
子１０１こ加えられる信号電圧の接地基準点に対する電
圧の大小を高精度に比較（検出）するものである。しか
しながら、第１図のような従来例においては演算増幅器
の動作電源電圧として正、負の２電圧を必要とし、また
、演算増幅器自体の回路構成が複雑になる等の欠点があ
る。また、オフセット補正動作は極めて帰還量の大きな
負帰還ループでなされるため、場合により発振、振動等
の不安定な要因が内在している。これらの欠点は回路を
集積回路中のサブシステムとして実現する際に好ましく
ない大きな制約となっていた。本発明の目的は、上記し
た従来の欠点を解消して、高性能な高圧比較回路を提供
するものである。

本発明の要旨は、ディジタル論理に使用されるゲート増
中器を備え、該増中器の入力側にコンデンサを設け、該
コンデンサでゲート増中器の固有のしきし、値を補正し
てなるものである。

以下、本発明を具体的に説明しよう。先ず、本発明の前
提事項について説明する。

第２図はＭＯＳィンバータ増中器（ゲート増中器）３０
０を示す図である。図に於いて、３４，３５，３６はＥ
形ＭＯＳＦＥＴであり、３７，３８，３９はＤ形ＭＯＳ
ＦＥＴである。端子５００は電源端子である。かかる構
成のゲート増中器３００は等価的に第３図の如きものに
なる。即ち、ゲート増中器３００１ま、理想増中段３１
と入力しきし、値電圧源４０を含むものとなる。本発明
では、かかるゲート増中器３００を積極的に活用してい
る。

ゲート増中器３００で問題となるのは、しきし、値電圧
４０である。このしきし、値を打消す補正を行うことが
必要である。このために、ゲート増中器の入力段に上記
しきし、値４０を打消す補正用のコンデンサ３５を第４
図の如き構成で使用する。但し、増中器がゲート構成の
増中器であるため、実際にはコンデンサ３５に対してタ
イミングによる充放電指示が必要となる。かかる観点の
上に立った本発明の実施例を第５図に示す。第５図にお
いては、インバータのゲート増幅器３００があり、その
入力段にはＦＥＴスイッチ（ＭＯＳトランジスタスイッ
チ）４１、コンデンサ３５、ＦＥＴスイッチ４２が接
続されている。コンデンサ３５と入力端子１０にはＦＥ
Ｔスイッチ１６が接続され、同様にコンデンサ３５と基
準電位端子１５の間にはＦＥＴスイッチ１７が接続され
ている。前記ＦＥＴスイッチ４２の一方はＤ形ＦＥＴ（
デプリション形ＦＥＴ）７５による定電流回路７０を介
して電源端子５００‘こ接続されている。ケー−ト増幅
器３００の出力側にはフリップフロツブ６０の負入力リ
セット端子Ｒに接続されると共にアンドゲート７００の
一方の入力端子へ接続されている。

フリツプフロツプ６０のセット入力ＳはＦＥＴスイッチ
４１のゲート電極と共通に接続され、制御入力端子６０
１へいっている。フリツプフロツプ６０のリセット出力
ＱはＦＥＴスイッチ１６のゲート電極とアンドゲート７
００の入力へ接続されている。また、フリップフロツプ
のセット出力ＱはＦＥＴスイッチ１７，４２のゲート電
極へそれぞれ接続されている。以上のような構成におけ
る第５図の電圧比較回路としての入力は端子１０、出力
は端子２・００、制御入力は端子６０１にそれぞれ対応
している。

また、コンデンサ３５の値は１０〜１０肥Ｆ程度のＭＯ
Ｓ容量であり、また定電流回路７０の電流値は１ムＡ程
度の値である。以上のように構成されている第５図の電
圧比較回路の動作を第６図の動作波形を参照して詳細に
説明する。なお第６図における各信号を示す符号は第５
図の各符号に対応している。まず、電圧比較動作に先立
って制御端子６０１に第６図の信号６０１のようにＴ，
なる狭いパルス電圧が印加される。

このパルスの印加期間中ＦＥＴスイッチ４１がオンして
コンデンサ３５の一方の端子３５０の電圧は零になり、
同時にフリツプフロツプ６０の出力Ｑは“１”、Ｑは‘
‘０’１の状態になるためＦＥＴスイッチ１７はオンし
、ＦＥＴスイッチ１６はオフしてコンデンサは基準の接
地電位（端子１５）になる。また、ＦＥＴスイッチ４２
はオンし、コンデンサ３５に定電流回路７０から電流を
流し、コンデンサ３５→スイッチ１７→端子１５への経
路で充電を始める。この期間をオフセット補正期間とし
て第６図でＬとして示している。充電が進行してコンデ
ンサ３５の端子３５０の電圧が丁度ゲート増幅器３００
のしきい値電圧Ｖｔｈに達した時ゲート増幅器３００の
出力が反転して“０”になり、フリツプフロツプ６０は
リセットされ、Ｑは“０”に、Ｑ“１”になってＦＥＴ
スイッチ４２はオフし、ＦＥＴスイッチ１７もオフし、
ＦＥＴスイッチ１６はオンしてコンデンサ３５は入力端
子１川こつながる。これ以降の期間は比較動作期間とな
り第６図の動作波形でｔとして示している。このＴ３の
期間における電圧比較回路は等価的にさきの第４図のよ
うになっている。すなわち、ゲート増幅器３００の入力
にはゲート増幅器のしきし、値に等しい電圧が充電され
たコンデンサ３５が直列に接続された状態である。した
がって入力端子１０に加わる信号電圧レベルの基準レベ
ルに対する大小によって、ゲート増幅器３００の出力は
正確に変化し、第５図の出力端子２００にはＯＶを基準
レベルとした矩形波が電圧比較回路出力として得られる
。第６図は、入力端子１０に図のような形状の入力信号
電圧を印加した場合の各部の動作波形を示している。以
上の説明で明らかなように、本発明においては、比較回
路の動作増幅段は、第２図で示したようなディジタル回
路で通常使用されるインバータゲートアンプを基本とし
ているため単一電源で動作し、回路が極めて小形化でき
る。

また、比較動作期間中の等価回賂は第４図のように示せ
るため「正確で誤差が少なく、動作が高速であり、入力
は連続した電圧が扱える。またオフセットＶｔｈ補正動
作は従来のような線形な負帰還回路の平衡によらず、ゲ
ート増幅器出力が論理レベルに対したことによって補正
量の検出を行なうため負帰還量に伴なう不安定な要因は
存在しない。同様に、オフセット補正量の決定がゲ−ト
増幅器の出力のＯＶでなく次段の論理しきい値しベルで
決定されるため限られた利得を有するゲート増幅器の次
段へ結合に伴なうゲート増幅器の入力側換算の影響が少
なく、従来例よりも増幅段の利得が小さくできる。
‐第７図に本発明の電圧比較回路の他
の一実施例回路図を示す。

また、第８図には第７図の動作波形を示す。第７図が既
に説明した第５図の構成と異なる点は、第１にオフセッ
ト補正時の基準レベルをＯＶでなく任意の基準電圧とし
ている点である。この基準電圧源は第７図において１５
０なる符号で示している。第２は、オフセット補正時間
を短縮するため最初のセット時のＦＥＴスイッチ４１の
電位をＯＶとせずにゲート増幅器３００のしきし、値電
圧よりも僅かに低い電圧とした点である。この電圧源は
第７図において電圧源４５０で示している。他の部分に
ついては既述の第５図と同様である。

シーケンシャルな動作順序は先に詳細に説明した第６図
、第６図の説明と同様なので省略し、異なる点のみにつ
いて説明する。第７図の回路の動作は第８図の動作波形
のコンデンサ３５の波形で示すように、Ｔ，の期間のセ
ット時にコンデンサの一方の端子電圧をＯＶとせずに電
源４５０でＶｔｈに近づけているため、定電流回路より
の充電量が少なくてすみオフセット補正期間Ｌが短縮で
き・る。

また、第８図の端子１０の波形図で示すように電圧比較
レベルはオフセット補正の基準レベルとして用いた電圧
１５０の０電圧レベルＶ側に対する入力の大小で動作す
る。このように本発明の電圧比較回路においては、ゲー
ト増幅器のしきい値の補正のみにとどまらず、しきし、
値電圧も含めた任意のレベルに容易に正確に設定できる
。このことはシンクルェンデッド入タ力のゲート増幅器
であるにも拘らず実質的に差動入力の非同期的電圧比較
器として動作しうろことを意味しおり、計数形Ａ／Ｄ変
換器の電圧比較回路等に用いて特に有用である。以上の
本実施例によれば、以下の如き種々の効果がある。

‘１｝基本回路が簡単で小形にできる。

｛２）単一電源（正電圧）のみで動作する。

‘３１高精度である。‘４１動作速度が速い。

‘５ｉ差動比較ができる。

■ 実質的に非同期入力比較ができる。

｛７）回路動作の安定度が高い。

‘８１動作しうる入力電圧範囲が広い。

‘９１ＭＯＳディジタル集積技術で作り易い。

本発明の電圧比較回路はゲート増幅器の入力段に直列に
接続されたコンデンサの充露々圧により電圧比較レベル
を決定するため、ゲート増幅器の入力側は高入力インピ
ーダンスで、リーク電流や浮遊容量が４・ごくなるよう
に設計することが望ましい。ゲート増幅器のトランジス
タとしては小形で高入力インピーダンスのものが適して
いる。実施例においては単チャンネルＭＯＳトランジス
タで示してあるが相補形ＭＯＳトランジスタや接合形電
界効果トランジスタももちろん使用可能である。ゲート
増幅器の入出力極性も実施例のィンバーテングに限らず
、ノンインバーテングでもよく、共に使用できる。更に
、上記実施例ではケー−ト７００のゲート信号としてフ
リップフロップ６０の出力を使用したが、別に設けたク
ロック等の制御信号をゲート信号として利用することも
できる。また、各電子スイッチを制御する論理回路部も
実施例はスイッチの投入順序を満しうる簡単な一例を示
したにすぎず、必要に応じ種々の変形が可能である。以
上の本発明によれば、高性能な電圧比較回路を提供でき
た。

【図面の簡単な説明】

第１図は従来のオフセット補正機能を有する電圧比較増
幅回路の構成図、第２図はＭＯＳインバＺータゲート増
幅器の回路図、第３図は第２図の等価回路図、第４図は
本発明の電圧比較回路を説明するための等価回路図、第
５図は本発明の電圧比較回路の一実施例を示す回路図、
第６図は第５図の回路の動作波形を示す波形図、第７図
は本発明の電圧比較回路の他の一実施例を示す回路図、
第８図は第７図の回路の動作波形を示す波形図である。３００……ゲート増中器、３５……コンデンサ、６０…
…フリツプフロツプ。多‘図第２図第三図第４図第５図第６図第「四多８図

Claims

【特許請求の範囲】

１一端に入力信号が印加されてなる第１のスイツチと
、一端に基準信号が印加されてなる第２のスイツチと、
該第１、第２のスイツチのそれぞれの他端が共通にそれ
自身の一端に接続されてなるコンデンサと、該コンデン
サの他端がそれ自身の入力端子に接続されてなるゲート
増巾器とを備えると共に、オフセツト調整時に該第２の
スイツチをオンし、上記コンデンサに上記第２のスイツ
チを介して電流を流して充電し、上記ゲート増巾器の持
つしきい値電圧に達した後上記第２のスイツチをオフし
、上記第１のスイツチを介して入力信号を印加せしめ、
この入力信号の印加の過程で上記ゲート増巾器の出力側
に現われる信号を持つて電圧比較結果とせしめるように
した電圧比較回路において、定電流源をゲート増巾器の
入力端子に接続する第３のスイツチと一端が該ゲート増
巾器の入力端子に接続され、他端が基準電位に接続され
た第４のスイツチおよびオフセツト調整時に該第４のス
イツチを一時的にオンする信号によつてセツトされ、該
ゲート増巾器の出力が反転し、一定のゲートレベルに達
した際にリセツトされるフリツプフロツプを有し、該フ
リツプフロツプのセツト出力によつて該第２、第３のス
イツチをオンし、該フリツプフロツプのリセツト出力に
より該第１のスイツチをオンするようにしたことを特徴
とする電圧比較回路。