JPS63229509A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPS63229509A JPS63229509A JP63027815A JP2781588A JPS63229509A JP S63229509 A JPS63229509 A JP S63229509A JP 63027815 A JP63027815 A JP 63027815A JP 2781588 A JP2781588 A JP 2781588A JP S63229509 A JPS63229509 A JP S63229509A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- threshold
- node
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 description 20
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/907—Temperature compensation of semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は集積回路技術に関するものであり、特に上記
の技術において、基準電圧を発生する回路に関するもの
である。
の技術において、基準電圧を発生する回路に関するもの
である。
Ｂ、従来技術およびその問題点
集積回路技術開発の急速な進歩により、同一のチップに
アナログ回路とディジタル回路を組み合わせることが可
能になった。従来はアナログ回路とディジタル回路を実
装するために、別々の集積回路モジュールが用いられて
いた。分離実装では、特定の回路の製作を最適化する方
法が選択される。
アナログ回路とディジタル回路を組み合わせることが可
能になった。従来はアナログ回路とディジタル回路を実
装するために、別々の集積回路モジュールが用いられて
いた。分離実装では、特定の回路の製作を最適化する方
法が選択される。
しかし、単一のチップ上に２種類の回路を組み合わせる
ことにより、少なくともチップの主要部分を占める回路
の製作を最適化する方法を選択することが必要となる。
ことにより、少なくともチップの主要部分を占める回路
の製作を最適化する方法を選択することが必要となる。
さらに、各タイプの回路は通常他のタイプの回路では必
要でない独自の機能を必要とする。したがって、これら
の機能の実現を最適化する方法を用いることが望ましい
。
要でない独自の機能を必要とする。したがって、これら
の機能の実現を最適化する方法を用いることが望ましい
。
°“ディジタルＣＭＯＳプロセス”は、混合集積回路チ
ップ（すなわちディジタルとアナログ）の実施に効果的
であることが知られている。通常、０ＭＯ３中のアナロ
グ回路は、ディジタル回路が主力であるチップの小部分
に過ぎない。したがって、”ディジタルＣＭＯＳプロセ
ス”は、チップのディジタル部分を実現するのに必要な
デバイスの実現を最適化する。アナログ機能を実現する
のに必要なデバイスは得られない。したがって、回路の
設計者は、アナログ機能を実現させるために、ディジタ
ルに好都合なデバイスを用いるという手のかかる作業を
行なわなければならない。設計者が実現しなければなら
ない多数のアナログ機能の１つとして、安定な基準電圧
がある。
ップ（すなわちディジタルとアナログ）の実施に効果的
であることが知られている。通常、０ＭＯ３中のアナロ
グ回路は、ディジタル回路が主力であるチップの小部分
に過ぎない。したがって、”ディジタルＣＭＯＳプロセ
ス”は、チップのディジタル部分を実現するのに必要な
デバイスの実現を最適化する。アナログ機能を実現する
のに必要なデバイスは得られない。したがって、回路の
設計者は、アナログ機能を実現させるために、ディジタ
ルに好都合なデバイスを用いるという手のかかる作業を
行なわなければならない。設計者が実現しなければなら
ない多数のアナログ機能の１つとして、安定な基準電圧
がある。
ＣＭＯＳ技術を用いて基準電圧を発生させることは、こ
れまでにも行なわれて来た。周知の従来技術によるイン
プリメンテーションでは、しきい値電圧の異なる２個の
ＦＥＴを使用する。異なるしきい値電圧により生じる差
動電圧が基準電圧となる。従来技術では、デバイスのし
きい値電圧は、イオン注入およびデバイスの形状寸法の
違いにより制御できることもわかっている。従来技術の
例は、米国特許第４４４２３９８号、第４３０５０１１
号、第４４６４５８８号、第４１００４３７号、第４３
２７３２０号、第４４７２８７１号、第４４５３０９４
号各明細書に記載されている。
れまでにも行なわれて来た。周知の従来技術によるイン
プリメンテーションでは、しきい値電圧の異なる２個の
ＦＥＴを使用する。異なるしきい値電圧により生じる差
動電圧が基準電圧となる。従来技術では、デバイスのし
きい値電圧は、イオン注入およびデバイスの形状寸法の
違いにより制御できることもわかっている。従来技術の
例は、米国特許第４４４２３９８号、第４３０５０１１
号、第４４６４５８８号、第４１００４３７号、第４３
２７３２０号、第４４７２８７１号、第４４５３０９４
号各明細書に記載されている。
従来技術の方法は、正しい方向を目脂したものではある
が、いくつかの欠点を有する。この発明は、これらの欠
点を解消することを目的とするものである。米国特許第
４３０５０１１号を除〈従来技術の特許では、差動電圧
を単端電圧に変換する方法が開示されていない。はとん
どの応用分野では、使用前に差動電圧を単端電圧に変換
する必要がある。
が、いくつかの欠点を有する。この発明は、これらの欠
点を解消することを目的とするものである。米国特許第
４３０５０１１号を除〈従来技術の特許では、差動電圧
を単端電圧に変換する方法が開示されていない。はとん
どの応用分野では、使用前に差動電圧を単端電圧に変換
する必要がある。
米国特許第４３０５０１１号明細書では、差動電圧は単
端電圧に変換されているが、単端電圧の大きさは、調節
することができない。換言すれば、単端電圧は、差動電
圧と大きさが同じである。変換技術で見られるもう１つ
の問題は、車端電圧信号に、スイッチング過渡と、好ま
しくないクロックフィードがあることである。
端電圧に変換されているが、単端電圧の大きさは、調節
することができない。換言すれば、単端電圧は、差動電
圧と大きさが同じである。変換技術で見られるもう１つ
の問題は、車端電圧信号に、スイッチング過渡と、好ま
しくないクロックフィードがあることである。
ＣＭＯ８基準電圧発生装置に関するその他の出版物には
、下記のものがある。
、下記のものがある。
１、Ｐ、Ｒ，グレイ（Ｐ、Ｒ，Ｇｒａｙ ）およびＲ，
Ｇ。
Ｇ。
メイヤー（Ｍｅｙｅｒ） 、ｒアナログ集積回路の分析
と設計（Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏ
ｆＡｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉ
ｔｓ） Ｊ 、第２版、ウィリー（Ｗｉｌｅｙ）刊、１
９８３年、第１２章。
と設計（Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏ
ｆＡｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉ
ｔｓ） Ｊ 、第２版、ウィリー（Ｗｉｌｅｙ）刊、１
９８３年、第１２章。
２、Ｒ，Ａ、ブロースチャイルド（Ｒ，Ａ。
Ｂ １ａｕｓｃｈ ｉ Ｉｄ ）等、「新しい熱安定性
ＮＭＯ８電圧基準（Ａ Ｎｅｗ ＮＭＯＳ Ｔｅｍｐｅ
ｒａｔｕｒｅ−ＳｔａｂｌｅＶｏｌｔａｇｅ Ｒｅｆｅ
ｒｅｎｃｅ） Ｊ Ｘ Ｉ Ｅ Ｅ Ｅ Ｊ Ｓ
ＳＣ１１９７８年１２月、ｐ、７８７〜７７３゜３、Ｂ
、Ｓ、ソング（Ｂ、Ｓ、Ｓｏｎｇ ）およびＰ、Ｒ。
ＮＭＯ８電圧基準（Ａ Ｎｅｗ ＮＭＯＳ Ｔｅｍｐｅ
ｒａｔｕｒｅ−ＳｔａｂｌｅＶｏｌｔａｇｅ Ｒｅｆｅ
ｒｅｎｃｅ） Ｊ Ｘ Ｉ Ｅ Ｅ Ｅ Ｊ Ｓ
ＳＣ１１９７８年１２月、ｐ、７８７〜７７３゜３、Ｂ
、Ｓ、ソング（Ｂ、Ｓ、Ｓｏｎｇ ）およびＰ、Ｒ。
グレイ（Ｐ、Ｒ，Ｇｒａｙ）、「精密湾曲接続ＣＭＯＳ
バンドギャップ基準（Ａ ＰｒｅｃｉｓｉｏｎＣｕｒｖ
ａｔｕｒｅ−Ｃｏｎｎｅｃｔｅｄ ＣＭＯＳ Ｂａｎｄ
ｇａｐＲｅｆｅｒｅｎｃｅ） Ｊ Ｎ論文要旨（Ｄｉｇ
ｅｓｔ ｏｆＰａｐｅｒｓ） 、１９８３年、工５ＳＣ
Ｃ０４、Ｓ、リウ（Ｓ、Ｌｉｕ）およびり、Ｗ、ナゲル
（Ｌ。
バンドギャップ基準（Ａ ＰｒｅｃｉｓｉｏｎＣｕｒｖ
ａｔｕｒｅ−Ｃｏｎｎｅｃｔｅｄ ＣＭＯＳ Ｂａｎｄ
ｇａｐＲｅｆｅｒｅｎｃｅ） Ｊ Ｎ論文要旨（Ｄｉｇ
ｅｓｔ ｏｆＰａｐｅｒｓ） 、１９８３年、工５ＳＣ
Ｃ０４、Ｓ、リウ（Ｓ、Ｌｉｕ）およびり、Ｗ、ナゲル
（Ｌ。
υ、Ｎａｇｅｌ）、「アナログ設計用小信号ＭＯＳＦＥ
Ｔモデル（Ｓｍａｌｌ−Ｓｉｇｎａｌ ＭＯＳＦＥＴ
Ｍｏｄｅｌｓｆｏｒ Ａｎａｌｏｇ Ｃ１ｒｃｕｉｔ
Ｄｅｓｉｇｎ） Ｊ Ｎ Ｉ Ｅ Ｅ ＥＪＳＳＣｌ
１９８２年１２月、り、９８３〜９９８゜ ５、Ｒ，グレゴリアン（Ｒ，Ｇｒｅｇｏｒｉａｎ ）等
、「スイッチドキャパシタ回路の設計（Ｓｗｉｔｃｈｅ
ｄＣａｐａｃｉｔｏｒ Ｃ１ｒｃｕｉｔ Ｄｅｓｉｇｎ
） Ｊ、ＩＥＥＥ会報（ＩＥＥＥ Ｐｒｏｃｅｅｄｉｎ
ｇｓ）、１９８３年８月、１）、９４１〜９６６゜ これらの設計に共通な問題は、しきい値電圧の範囲に大
きな変動があることである。しきい値電圧の大きな変動
は、チップと製作するのに用いる方法の変化に起因する
と考えられる。もう１つの共通な問題は、ＬＳＩチップ
内に、バイポーラ構造などの非ＣＭＯ８構造がつくられ
ることである。
Ｔモデル（Ｓｍａｌｌ−Ｓｉｇｎａｌ ＭＯＳＦＥＴ
Ｍｏｄｅｌｓｆｏｒ Ａｎａｌｏｇ Ｃ１ｒｃｕｉｔ
Ｄｅｓｉｇｎ） Ｊ Ｎ Ｉ Ｅ Ｅ ＥＪＳＳＣｌ
１９８２年１２月、り、９８３〜９９８゜ ５、Ｒ，グレゴリアン（Ｒ，Ｇｒｅｇｏｒｉａｎ ）等
、「スイッチドキャパシタ回路の設計（Ｓｗｉｔｃｈｅ
ｄＣａｐａｃｉｔｏｒ Ｃ１ｒｃｕｉｔ Ｄｅｓｉｇｎ
） Ｊ、ＩＥＥＥ会報（ＩＥＥＥ Ｐｒｏｃｅｅｄｉｎ
ｇｓ）、１９８３年８月、１）、９４１〜９６６゜ これらの設計に共通な問題は、しきい値電圧の範囲に大
きな変動があることである。しきい値電圧の大きな変動
は、チップと製作するのに用いる方法の変化に起因する
と考えられる。もう１つの共通な問題は、ＬＳＩチップ
内に、バイポーラ構造などの非ＣＭＯ８構造がつくられ
ることである。
そのために、工程を追加する必要が生じ、チップのコス
トが高くなる。
トが高くなる。
Ｃ０問題点を解決するための手段
この発明の第１の目的は、温度、および電源電圧に無関
係でプロセスの変動による影響が最少の、正確な単端電
圧レベルを確立する０Ｍ０８回路を提供することにある
。
係でプロセスの変動による影響が最少の、正確な単端電
圧レベルを確立する０Ｍ０８回路を提供することにある
。
この発明の第２の目的は、正の電源でＣＭＯＳ回路を駆
動することにある。
動することにある。
この回路は、２個のエンハンスメントＦＥＴで形成する
基準電圧発生装置からなる。エンハンスメントＦＥＴの
１つは自然な（変換されない）しきい値電圧を宵し、他
のＦＥＴは、変換されたしきい値電圧を有する。基準電
圧発生装置は、両端電圧差を発生し、それがスイッチド
キャパシタ増幅回路で増幅され、電源依存回路でフィル
タされて正確な車端基準電圧を与える。
基準電圧発生装置からなる。エンハンスメントＦＥＴの
１つは自然な（変換されない）しきい値電圧を宵し、他
のＦＥＴは、変換されたしきい値電圧を有する。基準電
圧発生装置は、両端電圧差を発生し、それがスイッチド
キャパシタ増幅回路で増幅され、電源依存回路でフィル
タされて正確な車端基準電圧を与える。
Ｄ、実施例
第１図は、本発明に基づ〈実施例による電圧基準発生回
路のブロック・ダイアグラムである。この電圧基準発生
回路は、しきい値差発生装置１０、スイッチドキャパシ
タ増幅器１２および、電源依存性除去装置１４を含んで
いる。しきい値差発生装置１０は、ノードＡおよびＢに
それぞれ差動電圧Ｖ ＲＩ ＋を与える。後述するよう
に、ノードＡとノードＢにおける差動電圧は、しきい値
を生成する注入によって設定される固定値である。この
固定差動電圧（ＶＲＩ＋）は、スイッチドキャパシタ増
幅器によって増幅され、増幅された７３口に比例した電
圧レベルとしてノードＣに現われる。クロックＣ１およ
びＣ２は、スイッチドキャパシタ増幅器のコンデンサ（
後述）を切換えるのに用いられる。後述するように、ノ
ードＣの電圧は、電源電圧ＶＯＯに依存する。この依存
性は、電源依存性除去装置１４によって除去され、■、
、と部品整合特性にのみ依存する電圧が残る。
路のブロック・ダイアグラムである。この電圧基準発生
回路は、しきい値差発生装置１０、スイッチドキャパシ
タ増幅器１２および、電源依存性除去装置１４を含んで
いる。しきい値差発生装置１０は、ノードＡおよびＢに
それぞれ差動電圧Ｖ ＲＩ ＋を与える。後述するよう
に、ノードＡとノードＢにおける差動電圧は、しきい値
を生成する注入によって設定される固定値である。この
固定差動電圧（ＶＲＩ＋）は、スイッチドキャパシタ増
幅器によって増幅され、増幅された７３口に比例した電
圧レベルとしてノードＣに現われる。クロックＣ１およ
びＣ２は、スイッチドキャパシタ増幅器のコンデンサ（
後述）を切換えるのに用いられる。後述するように、ノ
ードＣの電圧は、電源電圧ＶＯＯに依存する。この依存
性は、電源依存性除去装置１４によって除去され、■、
、と部品整合特性にのみ依存する電圧が残る。
第２図は、しきい値差発生装置の回路略図である。しき
い値差発生装置は、１対のＮチャンネル・エンハンスメ
ント・モードのＦＥＴデバイスＱｌおよびＱ２．１対の
整合した電流源１６および１８、ならびに演算増幅器（
オペアンプ）２０からなる。ＦＥＴデバイスＱ１は、電
流源１６に直列に接続されている。同様に、ＦＥＴデバ
イスＱ２は、電流源１８に直列に接続されている。電流
源１６および１８は、電源ＶＤＤに接続されている。
い値差発生装置は、１対のＮチャンネル・エンハンスメ
ント・モードのＦＥＴデバイスＱｌおよびＱ２．１対の
整合した電流源１６および１８、ならびに演算増幅器（
オペアンプ）２０からなる。ＦＥＴデバイスＱ１は、電
流源１６に直列に接続されている。同様に、ＦＥＴデバ
イスＱ２は、電流源１８に直列に接続されている。電流
源１６および１８は、電源ＶＤＤに接続されている。
ＦＥＴデバイスＱ１のゲート電極は、ドレイン電極に接
続され、ドレイン電極は、演算増幅器２０の反転入力に
接続されている。同様に、ＦＥＴデバイスＱ２のドレイ
ンは、増幅器２０の正入力に接続されている。ノードＡ
およびＢに現われる差動電圧はそれぞれ、トランジスタ
Ｑ１およびＱ２のしきい値の差によって形成される。こ
のしきい値電圧の差を生成するため、Ｑｌのしきい値電
圧は、その自然なレベルに維持され、デバイスＱ２の最
終しきい値電圧は、ディジタル回路特性が最適化される
ように調整されている。この明細書では、“自然しきい
値”とは、デバイスをしきい値調整のためにイオン注入
処理する前のしきい値電圧を意味する。しきい値調整と
は、デバイスのしきい値を移動させるためにイオンを注
入する工程である。しきい値の移動はＱ２ではなく、Ｑ
ｌで実施することもできる。換言すれば、しきい値調整
のためのイオン注入は、ＱｌまたはＱ２のいずれかで実
施することができる。
続され、ドレイン電極は、演算増幅器２０の反転入力に
接続されている。同様に、ＦＥＴデバイスＱ２のドレイ
ンは、増幅器２０の正入力に接続されている。ノードＡ
およびＢに現われる差動電圧はそれぞれ、トランジスタ
Ｑ１およびＱ２のしきい値の差によって形成される。こ
のしきい値電圧の差を生成するため、Ｑｌのしきい値電
圧は、その自然なレベルに維持され、デバイスＱ２の最
終しきい値電圧は、ディジタル回路特性が最適化される
ように調整されている。この明細書では、“自然しきい
値”とは、デバイスをしきい値調整のためにイオン注入
処理する前のしきい値電圧を意味する。しきい値調整と
は、デバイスのしきい値を移動させるためにイオンを注
入する工程である。しきい値の移動はＱ２ではなく、Ｑ
ｌで実施することもできる。換言すれば、しきい値調整
のためのイオン注入は、ＱｌまたはＱ２のいずれかで実
施することができる。
さらに、第２図を参照すると、ノードＡとＢの間の差動
電圧は、自然なＦＥＴデバイスと、イオン注入したＦＥ
Ｔデバイスの間のしきい僅差であることが数学的に証明
できる。これは、ＱｌとＱ２の１組の電流方程式を書き
、それを解くことによって行なわれる。これらの方程式
を書く場合、この回路は、ＱｌとＱ２がそれぞれの飽和
領域で作動するように作動すると仮定すると、電流は次
式のように表わすことができる。
電圧は、自然なＦＥＴデバイスと、イオン注入したＦＥ
Ｔデバイスの間のしきい僅差であることが数学的に証明
できる。これは、ＱｌとＱ２の１組の電流方程式を書き
、それを解くことによって行なわれる。これらの方程式
を書く場合、この回路は、ＱｌとＱ２がそれぞれの飽和
領域で作動するように作動すると仮定すると、電流は次
式のように表わすことができる。
Ｉｏｓ”（Ｂ、／２）（Ｖｏｓ−Ｖｔ）２（１＋λＶｏ
ｓ） （１）上記で、 ＩＤＳ”ドレイン・ソース電流 ＶＧＳ”ゲート・ソース電圧 Ｖア＝デバイスのしきい値電圧 ＶＤＳ＝ドレイン・ソース電圧 λ＝チャネル短縮係数 ＢＯ＝ （μｓＫ、ｘＥｏＴｏｘ）（Ｗ／Ｌ）μＳ＝表
面移動度 Ｋ ｏ ｘ ”ゲート酸化物の比誘電率Ｅ、＝自由空間
における誘電率 Ｔ ｏ ｘ ”ゲート酸化物の厚み Ｗ＝チャネル幅 Ｌ＝チャネル長 両トランジスタのＷ／Ｌ比が等しく、演算増幅器は２個
のＦＥＴのドレイン電圧を等しくするのに十分なゲイン
を有すると仮定して、上式をＱｌおよびＱ２に適用する
と、下記の式を得る。
ｓ） （１）上記で、 ＩＤＳ”ドレイン・ソース電流 ＶＧＳ”ゲート・ソース電圧 Ｖア＝デバイスのしきい値電圧 ＶＤＳ＝ドレイン・ソース電圧 λ＝チャネル短縮係数 ＢＯ＝ （μｓＫ、ｘＥｏＴｏｘ）（Ｗ／Ｌ）μＳ＝表
面移動度 Ｋ ｏ ｘ ”ゲート酸化物の比誘電率Ｅ、＝自由空間
における誘電率 Ｔ ｏ ｘ ”ゲート酸化物の厚み Ｗ＝チャネル幅 Ｌ＝チャネル長 両トランジスタのＷ／Ｌ比が等しく、演算増幅器は２個
のＦＥＴのドレイン電圧を等しくするのに十分なゲイン
を有すると仮定して、上式をＱｌおよびＱ２に適用する
と、下記の式を得る。
ｒ ＋＝（Ｂ、／ ２）（ＶＡ ＶＴＬＯ−ＶＲｌｌ
）２（１＋λＶＡ）・・・・・・ （２） Ｉ２＝（Ｂ、／２）（Ｖｅ ＶＴＬＯ）”（１＋λＶ
Ａ） （３）上式でＮ ＩＩおよびＩ２は、それぞ
れＱｌおよびＣ２中を流れる電流を表わす。１１＝Ｉ２
＝Ｉであるから、式（２）と（３）の右辺を等しいと置
くことができる。工は、電流源１６および１８中の電流
を表わすことに注目されたい。なお、上式でＶＴＬＯは
第２図のデバイスＱ１およびＣ２のしきい値電圧のうち
低い方のしきい値電圧を表す。上式では、デバイスＱ２
のしきい値電圧である。
）２（１＋λＶＡ）・・・・・・ （２） Ｉ２＝（Ｂ、／２）（Ｖｅ ＶＴＬＯ）”（１＋λＶ
Ａ） （３）上式でＮ ＩＩおよびＩ２は、それぞ
れＱｌおよびＣ２中を流れる電流を表わす。１１＝Ｉ２
＝Ｉであるから、式（２）と（３）の右辺を等しいと置
くことができる。工は、電流源１６および１８中の電流
を表わすことに注目されたい。なお、上式でＶＴＬＯは
第２図のデバイスＱ１およびＣ２のしきい値電圧のうち
低い方のしきい値電圧を表す。上式では、デバイスＱ２
のしきい値電圧である。
ＶＡ−ＶＢ＝ＶＲＩ＋
（４）第３図は、スイッチ
ドキャパシタ増幅器１２（第１図）の回路図である。ス
イッチドキャパシタ増幅器は、演算増幅器２２からなる
。差動電圧ＶＲＩ＋ （第２図）は“、スイッチＳＷ１
、ＳＷ２、およびコンデンサＣ１を介して、演算増幅器
の負端子（反転入力）に接続されている。後述するよう
に、スイッチＳＷ１はクロック・パルスＣ１（第４図）
によって駆動され、スイッチＳＷ２はクロックＣ１の負
相によって駆動される。直列に接続された同一の抵抗Ｒ
で形成される分圧回路が、■８．に接続され、ノードＶ
Ａｏｏにバイアス電圧を生成する。後述するように、ノ
ードＶＡＣＧは、電圧レベルＶｏｏ／２で、効果的に交
流接地ノードとなる。演算増幅器２２の出力は、ノード
Ｘに接続され、コンデンサＣＦとスイッチＳＷ３からな
るフィードバック回路が、演算増幅器のノードＸを負入
力端子（反転入力）に相互接続する。同様にスイッチＳ
Ｗ４は、ノードＸをコンデンサＣ８および出力ノードＣ
に相互接続する。
（４）第３図は、スイッチ
ドキャパシタ増幅器１２（第１図）の回路図である。ス
イッチドキャパシタ増幅器は、演算増幅器２２からなる
。差動電圧ＶＲＩ＋ （第２図）は“、スイッチＳＷ１
、ＳＷ２、およびコンデンサＣ１を介して、演算増幅器
の負端子（反転入力）に接続されている。後述するよう
に、スイッチＳＷ１はクロック・パルスＣ１（第４図）
によって駆動され、スイッチＳＷ２はクロックＣ１の負
相によって駆動される。直列に接続された同一の抵抗Ｒ
で形成される分圧回路が、■８．に接続され、ノードＶ
Ａｏｏにバイアス電圧を生成する。後述するように、ノ
ードＶＡＣＧは、電圧レベルＶｏｏ／２で、効果的に交
流接地ノードとなる。演算増幅器２２の出力は、ノード
Ｘに接続され、コンデンサＣＦとスイッチＳＷ３からな
るフィードバック回路が、演算増幅器のノードＸを負入
力端子（反転入力）に相互接続する。同様にスイッチＳ
Ｗ４は、ノードＸをコンデンサＣ８および出力ノードＣ
に相互接続する。
第４図は、第３図のスイッチを駆動するのに用いるクロ
ック・パルスと第３図の選択されたノードに発生する電
圧波形を示す図である。具体的には、曲線Ａは、スイッ
チ５Ｗ１（第３図）を駆動するのに用いるクロックＣ１
を示す。同様に、曲線Ｂは、スイッチＳＷ４ （第８図
）を駆動するのに用いるクロックＣ２を示す。曲線Ｃは
、ノードＸ（第３図）に出力される電圧波形を示す。さ
らに、曲線りは、ノードＣ（第３図）に出力される定常
状態レベルの電圧信号を示す。
ック・パルスと第３図の選択されたノードに発生する電
圧波形を示す図である。具体的には、曲線Ａは、スイッ
チ５Ｗ１（第３図）を駆動するのに用いるクロックＣ１
を示す。同様に、曲線Ｂは、スイッチＳＷ４ （第８図
）を駆動するのに用いるクロックＣ２を示す。曲線Ｃは
、ノードＸ（第３図）に出力される電圧波形を示す。さ
らに、曲線りは、ノードＣ（第３図）に出力される定常
状態レベルの電圧信号を示す。
通常、２つの電圧レベル（Ｖｏｏおよび接地）のみが、
０ＭＯ８等のディジタル・プロセスで利用できる。第３
図の回路が、正しい増幅を行なうためには、演算増幅器
２２は、その線形領域で動作しなければならない。線形
性は、ＶＤＤと接地レベルの間で演算増幅器の非反転入
力をバイアスすることにより得られる。これにより、電
圧レベルＶＤＤ／２の交流接地電圧（ＶＡＣＱ）が効果
的に生成される。このとき、増幅器（ノードＸ１第３図
）の出力は、交流接地電圧に乗った増幅された入力（Ｖ
Ａ −Ｖａ ）である。この現象を曲線Ｃ（第４図）に
示す。
０ＭＯ８等のディジタル・プロセスで利用できる。第３
図の回路が、正しい増幅を行なうためには、演算増幅器
２２は、その線形領域で動作しなければならない。線形
性は、ＶＤＤと接地レベルの間で演算増幅器の非反転入
力をバイアスすることにより得られる。これにより、電
圧レベルＶＤＤ／２の交流接地電圧（ＶＡＣＱ）が効果
的に生成される。このとき、増幅器（ノードＸ１第３図
）の出力は、交流接地電圧に乗った増幅された入力（Ｖ
Ａ −Ｖａ ）である。この現象を曲線Ｃ（第４図）に
示す。
さらに第３図および第４図を参照すると、コンデンサＣ
ＩおよびＣＦは定期的にリセットしなければならない。
ＩおよびＣＦは定期的にリセットしなければならない。
リセット手順は、コンデンサＣＩとＣＦのもれによる充
電損を防止するために必要である。これは、スイッチＳ
Ｗ３を閉じることにより、Ｃ１を用いて行なわれる。ス
イッチＳＷ３を閉じると、ＣＦが短絡され、ノードＸと
、演算増幅器２２への反転入力がＶＡＣＯにセットされ
る。
電損を防止するために必要である。これは、スイッチＳ
Ｗ３を閉じることにより、Ｃ１を用いて行なわれる。ス
イッチＳＷ３を閉じると、ＣＦが短絡され、ノードＸと
、演算増幅器２２への反転入力がＶＡＣＯにセットされ
る。
同時に、ノードＢの電圧は、ＳＷ２を介してコンデンサ
ＣＩの左側の極板に接続される。０１時間に、スイッチ
ＳＷ３とスイッチＳＷ４は開となり、スイッチＳＷ１は
閉となる。ノードＡの電圧はコンデンサＣ１の左側の極
板に移る。ＶＡとＶａの差により、コンデンサＣＦ中に
充電流を生じ、その結果出力電圧が、ＶＡＣＧから下記
の値だけ変化する。
ＣＩの左側の極板に接続される。０１時間に、スイッチ
ＳＷ３とスイッチＳＷ４は開となり、スイッチＳＷ１は
閉となる。ノードＡの電圧はコンデンサＣ１の左側の極
板に移る。ＶＡとＶａの差により、コンデンサＣＦ中に
充電流を生じ、その結果出力電圧が、ＶＡＣＧから下記
の値だけ変化する。
ΔＶ、、ｔ”（ＣＩ／ＣＦ）（ＶＡ ＶＢ）
（５）ΔＶ ｏ ｕ ｔは、曲線Ｃ（第４図）に示
されている。
（５）ΔＶ ｏ ｕ ｔは、曲線Ｃ（第４図）に示
されている。
ノードＸ（第３図）がその最終値に整定するための時間
が有限であるため、Ｃ２クロックはオンになる前にある
時間（Ｉ２−Ｔ１）だけ遅延される。
が有限であるため、Ｃ２クロックはオンになる前にある
時間（Ｉ２−Ｔ１）だけ遅延される。
これによりノードＣの電圧にグリッチがなくなる。
ノードＣの電圧は、曲線Ｄ（第４図）に示されている。
この電圧はまた、下記の式によっても表わされる。
ＶＣ”ＶＤＤ／２−（ＣＩ／ＣＦ）（ＶＡ−ＶＢ）
（６）式（４）を（Ｖ Ａ−Ｖ Ｂ ）に代入すると、
Ｖｃ”Ｖｏｏ／ ２−（ＣＩ ／ＣＦ）ＶＲｌｌ
（７）となる。式（７）から、ｖｃはＶＯＯに依
存することがわかる。この依存性は、第５図の回路によ
って除去される。
（６）式（４）を（Ｖ Ａ−Ｖ Ｂ ）に代入すると、
Ｖｃ”Ｖｏｏ／ ２−（ＣＩ ／ＣＦ）ＶＲｌｌ
（７）となる。式（７）から、ｖｃはＶＯＯに依
存することがわかる。この依存性は、第５図の回路によ
って除去される。
第５図は、出力信号の■ｏｏ成分を除去する回路を示す
。この回路は、電圧フォロア回路網２８、電流ミラー回
路網２８および電流ミラー回路網３０からなる。
。この回路は、電圧フォロア回路網２８、電流ミラー回
路網２８および電流ミラー回路網３０からなる。
電圧フォロア回路網２６は、演算増幅器３２と、Ｎチャ
ネルＦＥＴデバイスＱ１からなる。Ｑｌのゲートは演算
増幅器３２の出力に接続される。Ｑｌのソースは、演算
増幅器３２の反転入力に接続され、抵抗Ｒを介して接地
されている。この構成により、ノードＣにおける入力電
圧Ｖｃが抵抗Ｒの両端間にあられれる。
ネルＦＥＴデバイスＱ１からなる。Ｑｌのゲートは演算
増幅器３２の出力に接続される。Ｑｌのソースは、演算
増幅器３２の反転入力に接続され、抵抗Ｒを介して接地
されている。この構成により、ノードＣにおける入力電
圧Ｖｃが抵抗Ｒの両端間にあられれる。
さらに第５図を参照すると、ＦＥＴデバイスＱ１のドレ
イン電極は、電流ミラー回路網２８に接続されている。
イン電極は、電流ミラー回路網２８に接続されている。
電流ミラー回路網２８は、ＰチャネルＦＥＴ、Ｑ２およ
びＱ３を含む。ソース電極Ｑ２およびＱ３は電源電圧（
Ｖｏｏ）に接続されている。電流ミラーは２のゲインを
有する。他のゲイン比も、この発明の原理および範囲を
逸脱することな（使用することができる。このゲインは
、Ｑ３の幅と長さの比（Ｗ／Ｌ）を、Ｑ２の幅と長さの
比の２倍にすることによって得られる。したがって、Ｑ
２中を流れる電流（１１）が、Ｑ３中を流れる電流工２
の１／２になる。Ｑ３のソース電極は、電流ミラー回路
網３０に接続される。電流ミラー回路網３０は、Ｎチャ
ネルＦＥＴ１Ｑ４およびＱ５を含む。ソース電極Ｑ４お
よびＱ５は接地されている。Ｑ５のドレイン電極は抵抗
Ｒを介して電源電圧ＶＤ、、および出力電圧ｖ０に接続
される。電流ミラー３０は１のゲインを有する。
びＱ３を含む。ソース電極Ｑ２およびＱ３は電源電圧（
Ｖｏｏ）に接続されている。電流ミラーは２のゲインを
有する。他のゲイン比も、この発明の原理および範囲を
逸脱することな（使用することができる。このゲインは
、Ｑ３の幅と長さの比（Ｗ／Ｌ）を、Ｑ２の幅と長さの
比の２倍にすることによって得られる。したがって、Ｑ
２中を流れる電流（１１）が、Ｑ３中を流れる電流工２
の１／２になる。Ｑ３のソース電極は、電流ミラー回路
網３０に接続される。電流ミラー回路網３０は、Ｎチャ
ネルＦＥＴ１Ｑ４およびＱ５を含む。ソース電極Ｑ４お
よびＱ５は接地されている。Ｑ５のドレイン電極は抵抗
Ｒを介して電源電圧ＶＤ、、および出力電圧ｖ０に接続
される。電流ミラー３０は１のゲインを有する。
これはＦＥＴＱ４およびＱ５の幅と長さの比を等しくす
ることにより実現される。
ることにより実現される。
第５図の回路が、出力電圧ｖ０のＶ。Ｄ成分を除去する
ことは、数学的に証明できる。第５図を参照すると、入
力電圧（Ｖｃ）は、ＦＥＴＱＩのソース電極にあられれ
る。したがって、電流（工、）は次式で表わされる。
ことは、数学的に証明できる。第５図を参照すると、入
力電圧（Ｖｃ）は、ＦＥＴＱＩのソース電極にあられれ
る。したがって、電流（工、）は次式で表わされる。
Ｉ １＝ Ｖｃ／ Ｒ（８）
Ｑ３のＷ／Ｌ比はＱ２のＷ／Ｌ比の２倍であるたメｌ２
＝２ Ｉ＋＝２ＶＣ／Ｒ（９） トランジスタＱ４およびＱ５は、下記のようなＮチャネ
ルＦＥＴからなる電流ミラーを形成する。
＝２ Ｉ＋＝２ＶＣ／Ｒ（９） トランジスタＱ４およびＱ５は、下記のようなＮチャネ
ルＦＥＴからなる電流ミラーを形成する。
Ｉ３＝ ｌ２＝２ＶＣ／Ｒ（１０）
この出力電圧は次式で表わされる。
Ｖ、＝Ｖｏｏ−Ｉ３Ｒ＝ＶＤＤ ２ＶｃＶ、＝ Ｖｏ
ｏ−２（Ｖｏｏ／ ２−（ＣＩ ／ ＣＦ ） ＶＲｌ
ｌ）・・・・・・・・・ （１１） Ｖ、＝２ （ＣＩ／ＣＦ） ＶＲｌｌ
（１２）このように ｙｏはコンデンサの容量比と、し
きい値調整のためのイオン注入のみに依存することが示
される。これらの変数は、ＣＭＯＳプロセス内で厳密に
制御できる。
ｏ−２（Ｖｏｏ／ ２−（ＣＩ ／ ＣＦ ） ＶＲｌ
ｌ）・・・・・・・・・ （１１） Ｖ、＝２ （ＣＩ／ＣＦ） ＶＲｌｌ
（１２）このように ｙｏはコンデンサの容量比と、し
きい値調整のためのイオン注入のみに依存することが示
される。これらの変数は、ＣＭＯＳプロセス内で厳密に
制御できる。
最良の電流整合は、電流ミラーのドレイン電圧がほぼ等
しいときに実現されることは注目に値する。たとえば、
Ｉ２とＩ３の整合は、Ｑ４のドレイン・ソース電圧（Ｖ
、、４）が■。に等しいときに最良となる。電流ミラー
の出力インピーダンスを増大させるため、カスケード・
ステージを使用することもできる。
しいときに実現されることは注目に値する。たとえば、
Ｉ２とＩ３の整合は、Ｑ４のドレイン・ソース電圧（Ｖ
、、４）が■。に等しいときに最良となる。電流ミラー
の出力インピーダンスを増大させるため、カスケード・
ステージを使用することもできる。
第１図は、本発明に基づく基準電圧発生回路の実施例を
示す図、第２図は、しきい僅差発生装置を示す図、第３
図は、スイッチドキャパシタ増幅回路を示す図、第４図
は、第３図の増幅器を制御するクロック・パルスと、こ
の増幅器によって発生したパルスの図、第５図は、電源
依存性除去装置の回路略図である。 １０・・・・しきい値電圧差発生装置、１２・・・・切
換式コンデンサ増幅器、１４・・・・電源依存性除去装
置、１６．１８・・・・電流源、２０・・・・演算増幅
器、Ｑｌ、Ｑ２、Ｑ３、Ｑ４、Ｑ５・・・・ＦＥＴ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーシヨン 代理人 弁理士 頓 宮 孝 −（外１名） 第１図
示す図、第２図は、しきい僅差発生装置を示す図、第３
図は、スイッチドキャパシタ増幅回路を示す図、第４図
は、第３図の増幅器を制御するクロック・パルスと、こ
の増幅器によって発生したパルスの図、第５図は、電源
依存性除去装置の回路略図である。 １０・・・・しきい値電圧差発生装置、１２・・・・切
換式コンデンサ増幅器、１４・・・・電源依存性除去装
置、１６．１８・・・・電流源、２０・・・・演算増幅
器、Ｑｌ、Ｑ２、Ｑ３、Ｑ４、Ｑ５・・・・ＦＥＴ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーシヨン 代理人 弁理士 頓 宮 孝 −（外１名） 第１図
Claims (1)
- 【特許請求の範囲】 差動電圧を発生する第１の手段と、 上記差動電圧を増幅しかつシフトして単端電圧を供給す
る第２の手段と、 上記単端電圧から不必要な成分を選択的に除去して電源
および温度に依存しない基準電圧を発生する第３の手段
と、 より成る基準電圧発生回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23189 | 1987-03-06 | ||
| US07/023,189 US4742292A (en) | 1987-03-06 | 1987-03-06 | CMOS Precision voltage reference generator |
| US023189 | 1987-03-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229509A true JPS63229509A (ja) | 1988-09-26 |
| JPH07111662B2 JPH07111662B2 (ja) | 1995-11-29 |
Family
ID=21813604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027815A Expired - Lifetime JPH07111662B2 (ja) | 1987-03-06 | 1988-02-10 | 基準電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4742292A (ja) |
| EP (1) | EP0282725B1 (ja) |
| JP (1) | JPH07111662B2 (ja) |
| DE (1) | DE3872275T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554673A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 基準電位発生回路 |
| WO2004097543A1 (ja) * | 2003-04-25 | 2004-11-11 | Semiconductor Energy Laboratory Co. Ltd. | 半導体装置 |
| JP2007052718A (ja) * | 2005-08-19 | 2007-03-01 | Fujitsu Ltd | バンドギャップ回路 |
| US7463223B2 (en) | 2003-05-14 | 2008-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7852330B2 (en) | 2003-06-06 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2012503914A (ja) * | 2008-09-25 | 2012-02-09 | モスキャド デザイン アンド オートメーション エス アー アール エル | 誤差電圧を発生させるシステム及び方法 |
| US8400374B2 (en) | 2005-12-02 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894562A (en) * | 1988-10-03 | 1990-01-16 | International Business Machines Corporation | Current switch logic circuit with controlled output signal levels |
| US5001362A (en) * | 1989-02-14 | 1991-03-19 | Texas Instruments Incorporated | BiCMOS reference network |
| US4943737A (en) * | 1989-10-13 | 1990-07-24 | Advanced Micro Devices, Inc. | BICMOS regulator which controls MOS transistor current |
| JP2715642B2 (ja) * | 1990-08-22 | 1998-02-18 | 日本電気株式会社 | 半導体集積回路 |
| US5059820A (en) * | 1990-09-19 | 1991-10-22 | Motorola, Inc. | Switched capacitor bandgap reference circuit having a time multiplexed bipolar transistor |
| US5109187A (en) * | 1990-09-28 | 1992-04-28 | Intel Corporation | CMOS voltage reference |
| US5047707A (en) * | 1990-11-19 | 1991-09-10 | Motorola, Inc. | Voltage regulator and method for submicron CMOS circuits |
| FR2681961A1 (fr) * | 1991-09-30 | 1993-04-02 | Sgs Thomson Microelectronics | Generateur de courant precis. |
| US5498952A (en) * | 1991-09-30 | 1996-03-12 | Sgs-Thomson Microelectronics, S.A. | Precise current generator |
| US5451859A (en) * | 1991-09-30 | 1995-09-19 | Sgs-Thomson Microelectronics, Inc. | Linear transconductors |
| US5390020A (en) * | 1992-09-14 | 1995-02-14 | Eastman Kodak Company | Video amplifier stabilization for CRT printing |
| US5825167A (en) * | 1992-09-23 | 1998-10-20 | Sgs-Thomson Microelectronics, Inc. | Linear transconductors |
| US5668709A (en) * | 1995-03-02 | 1997-09-16 | International Business Machine Corporation | Switched capacitor current source |
| EP0731403A3 (en) * | 1995-03-08 | 1997-07-23 | Sgs Thomson Microelectronics | Constant current source |
| US5703476A (en) * | 1995-06-30 | 1997-12-30 | Sgs-Thomson Microelectronics, S.R.L. | Reference voltage generator, having a double slope temperature characteristic, for a voltage regulator of an automotive alternator |
| GB2308684B (en) * | 1995-12-22 | 2000-03-29 | Motorola Inc | Switched-capacitor reference circuit |
| JPH10260742A (ja) * | 1997-03-19 | 1998-09-29 | Advantest Corp | 精密電圧発生装置 |
| GB2341246A (en) | 1998-09-03 | 2000-03-08 | Ericsson Telefon Ab L M | Differential level shifting circuit |
| US6222395B1 (en) | 1999-01-04 | 2001-04-24 | International Business Machines Corporation | Single-ended semiconductor receiver with built in threshold voltage difference |
| US6466081B1 (en) | 2000-11-08 | 2002-10-15 | Applied Micro Circuits Corporation | Temperature stable CMOS device |
| US6535423B2 (en) | 2000-12-29 | 2003-03-18 | Intel Corporation | Drain bias for non-volatile memory |
| US6744671B2 (en) * | 2000-12-29 | 2004-06-01 | Intel Corporation | Kicker for non-volatile memory drain bias |
| US6570789B2 (en) | 2000-12-29 | 2003-05-27 | Intel Corporation | Load for non-volatile memory drain bias |
| US6434049B1 (en) * | 2000-12-29 | 2002-08-13 | Intel Corporation | Sample and hold voltage reference source |
| US6456540B1 (en) | 2001-01-30 | 2002-09-24 | Intel Corporation | Method and apparatus for gating a global column select line with address transition detection |
| US7852252B2 (en) * | 2008-12-31 | 2010-12-14 | Intel Corporation | Single-ended to differential amplification and pipeline analog-to-digital conversion for digitally controlled DC-DC converters |
| JP5515708B2 (ja) * | 2009-12-11 | 2014-06-11 | 富士通株式会社 | バイアス回路及びそれを有する増幅回路 |
| CN104536510B (zh) * | 2014-11-18 | 2016-04-20 | 中山大学 | 一种差分电压转电流电路 |
| CN107463201B (zh) * | 2017-08-02 | 2018-10-19 | 中国电子科技集团公司第二十四研究所 | 一种电压转电流电路及装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342141U (ja) * | 1976-09-17 | 1978-04-11 | ||
| JPS55138322U (ja) * | 1979-03-22 | 1980-10-02 | ||
| JPS57157313A (en) * | 1981-03-23 | 1982-09-28 | Nec Corp | Integrated semiconductor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3975648A (en) * | 1975-06-16 | 1976-08-17 | Hewlett-Packard Company | Flat-band voltage reference |
| US4100437A (en) * | 1976-07-29 | 1978-07-11 | Intel Corporation | MOS reference voltage circuit |
| CH628462A5 (fr) * | 1978-12-22 | 1982-02-26 | Centre Electron Horloger | Source de tension de reference. |
| FR2447610A1 (fr) * | 1979-01-26 | 1980-08-22 | Commissariat Energie Atomique | Generateur de tension de reference et circuit de mesure de la tension de seuil d'un transistor mos, applicable a ce generateur de tension de reference |
| US4346344A (en) * | 1979-02-08 | 1982-08-24 | Signetics Corporation | Stable field effect transistor voltage reference |
| US4374357A (en) * | 1981-07-27 | 1983-02-15 | Motorola, Inc. | Switched capacitor precision current source |
| US4464588A (en) * | 1982-04-01 | 1984-08-07 | National Semiconductor Corporation | Temperature stable CMOS voltage reference |
| JPS58187015A (ja) * | 1982-04-26 | 1983-11-01 | Nippon Telegr & Teleph Corp <Ntt> | スイツチト・キヤパシタ回路 |
-
1987
- 1987-03-06 US US07/023,189 patent/US4742292A/en not_active Expired - Fee Related
-
1988
- 1988-02-09 EP EP88101850A patent/EP0282725B1/en not_active Expired
- 1988-02-09 DE DE8888101850T patent/DE3872275T2/de not_active Expired - Fee Related
- 1988-02-10 JP JP63027815A patent/JPH07111662B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342141U (ja) * | 1976-09-17 | 1978-04-11 | ||
| JPS55138322U (ja) * | 1979-03-22 | 1980-10-02 | ||
| JPS57157313A (en) * | 1981-03-23 | 1982-09-28 | Nec Corp | Integrated semiconductor device |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554673A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 基準電位発生回路 |
| WO2004097543A1 (ja) * | 2003-04-25 | 2004-11-11 | Semiconductor Energy Laboratory Co. Ltd. | 半導体装置 |
| JPWO2004097543A1 (ja) * | 2003-04-25 | 2006-07-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7378882B2 (en) | 2003-04-25 | 2008-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a pixel having current-driven light emitting element |
| JP4558509B2 (ja) * | 2003-04-25 | 2010-10-06 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、及び電子機器 |
| US9576526B2 (en) | 2003-05-14 | 2017-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7463223B2 (en) | 2003-05-14 | 2008-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8289238B2 (en) | 2003-05-14 | 2012-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8284128B2 (en) | 2003-06-06 | 2012-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7852330B2 (en) | 2003-06-06 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2007052718A (ja) * | 2005-08-19 | 2007-03-01 | Fujitsu Ltd | バンドギャップ回路 |
| US8400374B2 (en) | 2005-12-02 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2012503914A (ja) * | 2008-09-25 | 2012-02-09 | モスキャド デザイン アンド オートメーション エス アー アール エル | 誤差電圧を発生させるシステム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0282725B1 (en) | 1992-06-24 |
| US4742292A (en) | 1988-05-03 |
| DE3872275D1 (de) | 1992-07-30 |
| EP0282725A1 (en) | 1988-09-21 |
| DE3872275T2 (de) | 1993-01-07 |
| JPH07111662B2 (ja) | 1995-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63229509A (ja) | 基準電圧発生回路 | |
| Ramirez-Angulo et al. | A new family of very low-voltage analog circuits based on quasi-floating-gate transistors | |
| EP0778510B1 (en) | Highly symmetrical bi-directional current sources | |
| US7049860B2 (en) | Method and circuit for controlling a resistance of a field effect transistor configured to conduct a signal with a varying voltage | |
| EP0639889B1 (en) | Low voltage fully differential operational amplifiers | |
| Yang et al. | Current-feedthrough effects and cancellation techniques in switched-current circuits | |
| Wegmann et al. | Analysis and improvements of accurate dynamic current mirrors | |
| JP3181507B2 (ja) | スイッチドキャパシタを導入した低電圧差動増幅器のための装置 | |
| JPS58500045A (ja) | バンドギヤツプ基準電圧発生回路及びその発生方法 | |
| GB2125995A (en) | Improvements in or relating to circuits including a transconductance element | |
| EP1405406A2 (en) | Bias method and circuit for distortion reduction | |
| EP0240830B1 (en) | Voltage comparator circuit | |
| KR950014094B1 (ko) | 샘플된 아날로그 전기신호 처리방법 및 장치 | |
| GB2184623A (en) | Voltage repeater circuit | |
| US5043652A (en) | Differential voltage to differential current conversion circuit having linear output | |
| US5767708A (en) | Current integrator circuit with conversion of an input current into a capacitive charging current | |
| GB2283626A (en) | Driver for MOS sampling switch | |
| JP2004129276A (ja) | トラックアンドホールド回路 | |
| Cong et al. | Cascode current mirrors with low input, output and supply voltage requirements | |
| KR19980070028A (ko) | 증폭기 및 반도체 집적 회로 장치 | |
| JPH1065461A (ja) | 差動増幅回路 | |
| JP2798022B2 (ja) | 基準電圧回路 | |
| JPH11234088A (ja) | スイッチトキャパシタ回路 | |
| Ramírez-Angulo et al. | New compact CMOS continuous-time low-voltage analog rank-order filter architecture | |
| JP3438878B2 (ja) | 定電流回路 |