KR19990044410A - 전류 메모리 - Google Patents

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KR19990044410A
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죤 배리 후게스
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이
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Abstract

샘플이된 아나로그 전류들을 위한 전류 메모리는 제1의 조잡한 전류 메모리셀(T1,C1,S1)과 제2의 정밀한 전류 메모리셀(T2,C2,S2)로 구성되어 있다. 전류 메모리셀은 클락 싸이클의 제1 주기의 제1 부분동안(Φ1a)에는 입력전류를 감지한다. 반면에, 제2 전류 메모리셀은, 입력전류에서, 클락 싸이클의 제1 주기의 제2부분동안(Φ1b)에는 제1 전류 메모리셀에 의해 만들어진 전류를 뺀 전류를 감지한다. 제1 전류 메모리셀은 메모리 트랜지스터(T1)의 효율(gm)을 증가시키고, 트랜지스터들(T1,T2)의 드레인 전극들의 결합부의 전위를 가상접지전압과 비슷하게 유지시키는 전압 증폭기(2)를 추가로 포함하고 있다.

Description

전류 메모리
이러한 전류 메모리는 EP-A-0608936에 게재되어 있다. 이러한 전류 메모리는 S2I 메모리로 언급되며, 샘플링 순간의 입력에서(클락신호의 제1 주기의 제2 부분의
마지막 부분 또는 "미세 위상(fine phase)")가상 접지전압(virtual earth voltage)을 나타낸다. 그러므로, 전송 에러들의 제1차 제거를 할 수 있다. 제1 주기의 제1 부분 또는 "조잡한(coarse)"위상 동안에는 입력전압이 이러한 값과는 현저하게 다르다. 그 이유는 조잡한 메모리 셀이 완전한 신호전류를 제어하며, 최종 전압변화는 많은 문제를 일으키기 때문이다. 이러한 전류 메모리에서는, 조잡한 위상에서 정밀한 위상으로 변화되는 동안에, 합계노드(summing node)에서의 전압 점프(jump)는 노드용량이 정밀한 메모리셀로 방전되도록 한다. 이러한 문제는 UK특허 제 9517785.3(PHB 34009)에 기재된 단락 스위치(shortimg switches)를 사용함으써, 개선되었다. 그러나, 실제적으로는, 단락 위상이 높은 클락 주파수에서 충분한 안정시간(settling time)을 유지하기 위해서, 단락상태로 있어야된다. 그리고, 이것은 제어를 어렵게 한다.이것은 높은 샘플링 주파수들을 가지고 있는 시스템내에서 발생되는 특별한 문제이며, 기능의 저하를 초래한다.
합계노드에서의 전압 점프는 게이트-드레인 피드백 용량에 의한 에러들을 발생시킨다. 이러한 문제는 UK특허 제 9517785.3(PHB 34009)에 기재된 대친 전류 메모리들내의 교차결합된 거패시터들에 의해 에러들을 제거함으로써 개선되었다.
이러한 전류 메모리들이 적분기를 형성하기 위해서 연결되었을 때에, 합계노드 전압은 각각의 정밀한 위상동안에는 가상접지전압으로 재설정되며, 다음의 조잡한 위상에서는, 합계노드가 메모리 스위치들을 통해 조잡한 메모리 셀들의 게이트용량중 한 개 또는 다른 것에 연결된다. 이러한 연결은 조잡한 메모리 셀만이 부분적으로 복구되는 변화(transient)를 발생시킨다. 이것은 더 작은 적분기의 Q인자를 발생시킨다. 게다가, 저항성분인 감쇄기 예를 들면, R-2R사다리형 망이 작거나 또는 프로그램 가능한 게수값들을 정의하기위해서, 전류 분배기로 사용된다면, 총 에러들은 조잡한 위상에서 발생할 수 있다.
본 발명은 샘플이된 아나로그 전류들을 저장하는 전류 메모리에 관한 것으로로서, 상기 메모리는 입력, 클락주기의 제1 주기동안의 제1 부분에서 입력에 인가된 전류를 감지하며, 감지된 전류를 저장하는 제1의 조잡한 전류 메모리셀, 클락주기의 제1 주기동안의 제2 부분에서,제1 전류 메모리에 의해 저장된 전류와 입력전류사이의 차이를 감지하며, 상기 감지된 전류를 저장하는 제2의 정밀한 전류 메모리셀과, 제1 과 제2 전류 메모리셀내에 저장된 전류들을 결합시키고, 그것을 다음 클락 싸이클,또는 클락 사이클의 제2 주기동안에 전류메모리의 출력에 공급하는 수단으로 구성되어 있다. 제1 전류 메모리셀은 클락 싸이클의 제1 주기내의 제1 부분동안에 연결되는 다이오드인, 전계효과 트랜지스터로 구성되어 있다.
도1은 본 발명에 따르는 전류 메모리의 제1 실시예를 도시한 회로도.
도2a,b,c는 클락 싸이클의 여러 가지 위상들에서 나타나는 도1의 회로의 동작을 도시한 도면.
도3은 도1에 도시된 두 개의 전류 메모리들을 이용하며, 본 발명에 따르는 적분기를 도시한 회로도.
도4는 증폭기가 공통 게이트 증폭기로 작동하며, 본 발명에 따르는 전류 메모리의 제2 실시예를 도시한 회로도.
도5는 본 발명에 따르는 전류 메모리의 제3 실시예를 도시한 회로도.
도6a,b,c는 클락 싸이클의 여러 가지 위상들에서 나타나는 도5의 회로의 동작을 도시한 도면.
도7은 전류 메모리들에서 사용되는 클락 싸이클의 여러 가지 위상들을 도시한 도면.
도8은 본 발명에 떠르는 전류 메모리의 제4 실시예를 도시한 도면.
상술한 단점들의 효과들이 경감되는 전류 메모리를 제공하는 것이다.
본 발명은 다음과 같은 특징을 가지고 있는 전류 메모리를 제공한다. 즉, 차동 전압증폭기가 전류 메모리의 입력에 연결된 제1 비반전(non-inverting)입력, 기준전위소스에 연결되어 있는 제2 반전입력과, 클락 싸이클의 제1 주기의 제1 부분동안에 닫혀지는 스위치를 통해 트랜지스터의 게이트 전극에 연결되어 있는 출력을 가지고 있다.
합계노드전압은 조잡한 위상과 정밀한 위상사이에서 점프하며, 이것은 메모리 내에서 전송에러들을 발생시킨다는 사실의 발견에 의해, 만약 합계노드전압이 조잡한 위상과 정밀한 위상사이에서 일정하게 유지되고 있다면, 이러한 에러들이 감소된다. 이것은 조잡한 위상에 나타나는 입력전압을 가상접지전압과 비슷하게 만들며, 조잡한 메모리 셀의 전류감지구조내에 있는 증폭기를 포함하고 있는 본 발명에 따르는 측정방법에 의해 달성된다.
제2 전류 메모리셀은 제2 전계효과 트랜지스터, 제2 트랜지스터의 게이트 전극과 전압기준소스 사이에 연결되어 있고, 클락 싸이클의 제1 주기의 제1 부분동안에 닫혀져 있는 제1 스위치와, 클락 싸이클의 제1 주기의 제2 부분동안에 닫혀져 있으며, 제2 트랜지스터의 게이트와 드레인 전극들 사이에 연결된 제2 스위치로 구성되어 있다.
이와는 달리, 다른 제2 전류 메모리셀은 클락 싸이클의 제1 주기동안에 닫혀져 있으며, 게이트와 드레인 전극사이에 연결되어 있는 스위치와, 제2의 전계효과 트랜지스터로 구성되어 있다.
상기 구성은 많은 장저들을 제공하고 있다. 먼저, 제1 스위를 사용하지 않게 되므로, 제1과 제2 부분들을 오버래핑( overlapping)시킬 필요가 없게 된다.
그리고 이것은 전류 메모리의 안정시간을 감소시키게 된다. 게다가, 더 적은 클락신호들이 요구되기 때문에, 클락발생기는 단순화된다.
차동증폭기는 제2 전압기준소스에 연결된 게이트 전극과, 메모리 입력에 연결된 소스전극과, 제1 트랜지스터의 게이트 전극에 연결된 드레인 전극을 가지고 있는 제3 전계효과 트랜지스터로 구성되어 있다.
이것은 최소한의 추가장치들을 사용하는 증폭기를 제공한다.
증폭기의 출력은 트랜지스터의 게이트로부터 단절되었을 때에, 기준전위에 연결된다.
이것은 출력전위를 원하는 전위, 즉, 기준전위 또는 가상접지전위로 유지시키게 되므로, 출력전위는 조잡한 샘플링 위상의 시작부분에서 전위점프를 경험하지 않게 된다.
본 발명은 두 개의 이러한 메모리들로 구성된 구조를 제공하고 있다. 제1 전류 메모리는 클락 싸이클의 제1 주기동안에 전류를 감지하고, 클락 싸이클의 제2 주기동안에 저장된 전류를 전달한다. 그리고, 제2 전류 메모리는 클락 싸이클의 제2 주기동안에 전류를 감지하고, 클락 싸이클의 제1 주기동안에 저장된 전류를 전달한다.
두 개의 메모리들 사이에서 시간 다중화 되어 있는 한 개의 증폭기가 제공되어 있다.
이와 같이, 한 개의 증폭기는 두 개의 전류 메모리들과 함께 사용되므로, 요구되는 성분들의 수를 최소화시킨다. 전류 메모리들은 적분기들 또는 미분기들을 동작시킬 때에, 특히 쌍으로 자주 사용된다.
도1은 본 발명에 따르는 전류 메모리를 도시하고 있다. 도2a,b,c는 전류 메모리의 동작을 도시하고 있다. 도1에 도시된 전류 메모리는 샘플된 전류들이 인가되는 입력(1)을 가지고 있다. 입력(1)은 차동 전압증폭기(2)의 제1 비반전 입려과 스위치(S1)의 한 끝 부분에 연결되어 있다. 스위치(S1)의 다른 끝 부분은 n채널 전계효과 트랜지스터(T1)와 p채널 전계효과 트랜지스터(T2)의 드레인 전극들의 결합부분에 연결되어 있다. 트렌지스터(T1)의 소스전극은 공급레일(supply rail : Vss)에 연결되어 있으며, 트랜지스터(T2)의 소스전극은 공급레일(Vdd)에 연결되어 있다. 트랜지스터(T2)의 드레인전극은 스위치(S2)를 통해 게이트 전극에 연결되어 있다. 증폭기(2)의 출력은 스위치(S3)를 통해 트랜지스터(T1)의 게이트 전극에 연결되어 있다. 증폭기(2)의 제2 반전입력은 전압기준소스(Ve)가 연결되어 있는 단자(3)에 연결되어 있다. 트랜지스터(T1,T2)의 드레인전극들의 결합부는 스위치(S4)를 통해 전류 메모리의 출력단자(4)에 연결되어 있다.
커패시터들(C1,C2)은 트랜지스터들(T1,T2)의 게이트 소스용량으로 형성되므로, 회로도에서 점으로 표시되어 있다. 상기 트랜지스터들의 게이트-소스용량에 추가용량을 더하는 것이 가능하다. 스위치들(S1,S2)은 Φ1로 표시된 클락싸이클의 제1 주기동안에 닫혀진다. 스위치(S3)는 Φ1a로 표시되는 클락싸이클의 제1 주기종안에 닫혀진다. 스위치(S4)는 Φ2로 표시되는 클락싸이클의 제2 주기종안에 닫혀진다.
커패시터(C1), 스위치들(S1,S3)을 가지고 있는 트랜지스터(T1)와 증폭기(2)는 스위치(S3)가 닫혀졌을 때에,전류를 감지하는 조잡한 전류베모리셀을 형성한다. 그리고, 스위치(S3)가 열려졌을 때에는, 감지된 전류를 재생한다. 커패시터(C2) 와 스위치(S2)를 가지고 있는 트랜지스터(T2)는 스위치(S2)가 닫히고, 스위치(S3)가 열려있는, 클락싸이클의 제1 주기의 제2 부분동안에, 조잡한 메모리셀에 의해 만들어진 전류와 입력전류를 감지하는 정밀한 메모리셀을 형성한다. 스위치들(S1,S2,S3)이 열려있을 때에, 클락싸이클의 제1 주기동안의 마지막 부분에서는,조잠하고, 정밀한 두 개의 전류 메모리셀들이 출력전류를 만들며, 스위치(S4)는 닫혀져, 공급된 조잡한 셀과 정밀한 셀들의 합쳐진 출력전류들이 출력(3)에 공급된다.
도2는 좀 더 자세하게 상기 동작을 도시했다. 위상(Φ1a)에서는 회로가 도2a에 도시된 바와 같이 구성되어 있다.
정밀한 메모리는 다이오드가 연결되어 있으며, 증폭기(2)는 조잡한 메모리 트랜지스터(T1)와 함께 네가티브(negative) 피드백 루프를 형성한다. 만약 입력전류가 "0"이라면, 피드백 루프는 합계노드(S)에 있는 전압이 Ve가 되도록하며, 바이어스전류(J)는 트랜지스터(T2)에 의해 만들어진다. 상기 바이어스의 전류는 기준전위(Ve)와 정밀한 메모리 트랜지스터(T2)의 형태에 의해 결정된다. "0"이 아닌 입력전류(i)가 인가었을 때에는, 상기 전류는 정밀한 메모리로 흐르게 되며, 증폭기(2)의 이득이되는 인자(A)만큼 증폭되는 전압을 발생시킨다. 그리고, 증폭기(2)의 출력은 조잡한 메모리 트랜지스터의 게이트에 인가된다. 상기 과저을 통해, 입력전류는 정밀한 메모리로부터 나와 조잡한 메모리로 흐르게 된다.이러한 셀이 안정될 때에는, 바이어스 전류(J)와 함께 모든 신호 전류는 사실상 iN과 iP에 의해 표현된다.
goN,goP는 조잡한 트랜지스터와 정밀한 트랜지스터의 드레인 콘덕턴스(conductances)이며, goP/는 개방된 게이트를 가지고 있는 조잡한 트랜지스터와 정밀한 트랜지스터의 출력 콘덕턴스(conductances)이다. 합계노드(S)에 있는 전압(Vs)은 다음과 같다.
위상(Φ1a)에서는, 회로구성이 도2b에 도시한 바와 같다. 보는 바와 같이, 피드백 루프는 스위치(S3)가 열려져 있기 때문에, 단절되어 있다.그러므로, 조잡한 메모리 셀은 더 이상 입력전류를 감지하지 못한다. 그러나. 정밀한 메모리셀은 입력전류에서, 조잡한 메모리셀의 출력에서 만들어진 전류를 뺀 전류를 감지한다. 조잡한 메모리와 정밀한 메모리들내에 있는 전류들은 iN,iP에 의해 표현된다.
전하 투입(charge injection)으로부터 발생되는 에러들이 없다고 가정하면,
합계노드(S)에서의 전압은 다음과 같다.
수학식(9)에서 보는 바와 같이, 가상접지전압은 조잡한 위상들과 정밀한 위상들에서 만들어진다.즉, Φ1 주기동안에, Ve와 입력 콘덕턴스 AgmN-gmP+go를 가지고 있는 전압이 만들어진다.
위상(Φ2)에서는,회로구성이 도2c에 도시한바와 같다. 정밀한 메모리 트랜지스터들과 조잡한 것의 출력들은 입력전류의 정확하게 동일한 출력전류를 만들기 위해서, 결합된다. 단락회로(short circuit)로 흐르는 출력전류는 다음과 같다.
전류입력에서, 전류 메모리셀과 단락회로부하상에서 일어나는 전송에러들은 다음과 같이 표현된다.
만약 중화(neutralization)가 이용된다면, go는 go/와 동일하게 된다.
그리고, 중화가 있는 전송에러는 다음과 같이 표현된다.
그리고 중화가 없을 때에는 다음과 같다.
사실상 상기식은 다음과 같다.
그러므로, 중화의 장점은 작게된다.
증폭기(2)를 첨가시킴으로써, 합계노드전압은 큰 변화가 없이 위상(Φ1)동안에 거의 일정하게 유지되며, 다음에는 위상(Φ1a)이 나타난다. 결과적으로 합계노드에서의 용량은 정밀한 메모리로 방전되는 무시할정도의 작은 전류를 만들어낸다. 결과적으로, 단락 스위치 또는 중화 커패시터들은 요구되지 않는다.
도1에 도시된 구조에서는, 위상(Φ1b)은 위상(Φ1)동안에 위상(Φ1a)이 존재하지 않기 때문에, 함축적으로 정의된다. 결과적으로, 조잡한 샘플링 프로세스로부터 발생한 에러전류는 스위치(S3)가 개방되자마자 곧 흐르게된다. 그리고, 넌오버랩(non-overlap) 또는 단락기간동안에는 안정시간의 손실이 없기 때문에, 메모리는 적은 전력을 소모하게 된다. 상기 내용은 UK 특허 제9517785.3에 게재된 회로에대한 것이다. 클락 발생기 회로를 좀 더 간단하게 그리고, 전력을 덜 소비하도록 만들 수 있는 다른 장점을 가지고 있다. 게다가, 상기 장점은 피드백 증폭기(2)를 이용함으로써 발생되는 루프밴드폭의 손실을 상쇄시키게 된다.
입력전류가 위상(ψ1)동안에 스위치(S1)에 존재함으로써, 발생하는 온 저항(on resistance)때문에,작은 전압강하가 발생한다. 그리고, 합계노드전압은 약간만 변화된다. 입력과 출력 스위츠들이 동일하다면, 비슷한 전압이 출력위상(Φ2)에서 발생하며, 전압은 Φ1에서 Φ2로 변화되지 않는다. 결과적으로, 전송에러는 스위치 저항으로부터 발생하지 않는다.
도3은 도1에 도시된 두 개의 전류 메모리들로 구성된 반전 적분기를 도시하고 있다. 상기 적분기에서는, 증폭기가 두 개의 메모리들 사이에서 시분할 다중화된다.
도3에 도시한 바와 같이, 적분기는 스위치(S31)를 통해 전압 증폭기(32)의 제1 비반전 입력과, 두 개 저항기들(R31,R32)의 결합부와, 그리고, 두 개의 스위치들(S32,S35)의 결합부에 연결되어 있는 입력(31)을 가지고 있다. n-채널 전계효과 트랜지스터(T31)와 p-채널 전계효과 트랜지스터(T32)의 드레인 전극들은 결합부는 저항기(R31)의 다른 끝 부분에 연결되어 있다. 트랜지스터(T31)의 소스전극은 공급레일(Vss)에 연결되어 있으며, 트랜지스터(T32)의 소스전극은 공급레일(Vdd)에 연결되어 있다. 스위치(S32)의 다른 부분은 트랜지스터(T32)의 게이트 전극에 연결되어 있다. n-채널 전계효과 트랜지스터(T33)와 p-채널 전계효과 트랜지스터(T34)의 드레인 전극들의 결합부는 저항기(R32)의 다른 끝 부분에 연결되어 있다. 트랜지스터(T33)의 소스전극은 공급레일(Vss)에 연결되어 있으며, 트랜지스터(T34)의 소스전극은 공급레일(Vdd)에 연결되어 있다. 스위치(S35)의 다른 부분은 트랜지스터(T34)의 게이트 전극에 연결되어 있다. 증폭기(32)의 제2 반전입력은 전압기준공급소스가 연결되어 있는 단자(33)에 연결되어 있다. 증폭기(32)의 출력은 두 개의 스위치들(S33,S36)의 결합부에 연결되어 있다. 스위치(S33)의 다른 부분은 트랜지스터(T31)의 게이트 전극에 연결되어 있으며, 스위치(S36)의 다은 부분은 트랜지스터(T33)의 게이트 전극에 연결되어 있다.
n-채널 전계효과 트랜지스터(T35)와 p-채널 전계효과 트랜지스터(T36)의 드레인 전극들의 결합부는 출력단자(34)에 연결되어 있다. 트랜지스터(T35)의 소스전극은 공급레일(Vss)에 연결되어 있으며, 트랜지스터(T36)의 소스전극은 공급레일(Vdd)에 연결되어 있다. 트랜지스터(T35)의 게이트 전극은 트랜지스터(T31)의 게이트 전극에 연결되어 있으며, 트랜지스터(T36)의 게이트 전극은 트랜지스터(T32)의 게이트 전극에 연결되어 있다.
스위치들(S31,S32)은 클락주기(Φ2) 동안에 닫혀지며, 클락주기(Φ1)동안에는 스우치(S35)가 닫혀진다. 스위치(S36)는 클락주기(Φ1) 동안에 닫혀지며, 스위치(S33)는 주기(Φ2a)동안에 닫혀진다.
적분기는 도1에 도시한 바와 같은 형태로된 두 개의 상호연결된 전류 메모리들로 구성되어 있다. 제1 전류 메모리는 트랜지스터들(T31,T32)과 저항기(R31)를 가지고 있는 스위치들(S32,S33)과, 증폭기(32)로 구성되어 있다. 제2 전류 메모리는 트랜지스터들(T33,T34)과 스위치들(S35,S36)과, 저항기(R32) 및 증폭기(32)로 구성되어 있다.
적분이된 샘플전류는 입력(31)에 인가된다. 위상(Φ2)동안에는 제2 전류 메모리에서 나온 출력전류와 함께, 제1 전류 메모리에 인가된다. 제2 전류 메모리에서 나온 입력전류와 출력전류는 합계노드(S')에서 합쳐지며, 합쳐진 전류는 제1 전류 메모리의 입력에 인가된다. 증폭기(32)의 출력은 스위치(S33)를 통해 트랜지스터(T31)의 게이트 전극에 연결되어 있다. 이 시간 동안에는, 스위치들(S35,S36)은 열려져 있으며, 제2 전류 메모리는 위상(Φ2)동안에 증포기(32)의 동작에 의해 연향을 받지 않는다.
다음 클락 싸이클의 위상(Φ1)동안에는, 스위치들(S31,S32,S33)이 열려져 있으며, 결과적으로, 합계결합부(S')에 인가된 전류는 제1 전류 메모리의 출력이 된다. 조잡한 샘플링 위상 동안에는, 스위치들(S35,S36)이 닫혀져 있으며, 제2 전류 메모리는 도1을 참조로하여 기술된 방식에의해 동작한다. 증폭기(32)는 제1 전류 메모리의 스위치들(S32,S33)이 열려져 있기 때문에, 단지 제2 전류 메모리에 의해서만 이용된다.이러한 과정은 연속되는 클락 사이클 동안에 게속된다. 그리고, 제1 전류 메모리의 출력을 전류 미러링(mirroring)함으로써 형성되는 적분처리된 출력은 출력(34)에서 얻어진다.
아는 바와 같이, 증폭기(32)는 제1 과 제2 메모리들 사이에서 시분할 다중화 된다. 저항기들(R31,R32)은 UK특허 제 9517791.1(PHB 34007)호에 게재된 방법으로, 입력 스위치들의 온 저항을 보상한다. 크고, 반대의 극성을 가진 전압이 조잡한 메모리 트랜지스터들의 게이트들에서, 발생하더라도, 합계노드(S')에서의 전압은 적분기들의 동작시간 동안에, Ve에 가까운 값을 가지게 된다. 사실상, 증폭기는 버퍼로서 작용하며, 합계노드(S')에서의 용량이 적분기(Q)인자에 대해 미치는 영향은 감소된다.
도4는 증폭기가 접지된 게이트 증폭기로 동작하는 도1의 전류 메모리를 도시하고 있다. 도4에서는, 도1과 비슷한 요소들이 동일한 참고표시들이 기재되어 있다. 도4에 도시한 바와 같이, p-채널 전계효과 트랜지스터(T3)는 공급레일(Vdd)에 연결된 소스전극과 입력(1)에 연결된 드레인 전극을 가지고 있다. 게이트 전극은 바이어스 전압소스가 연결되어 있는 단자(5)에 연결되어 있다. 다른 p-채널 전계 효과 트랜지스터(T4)는 입력(1)에 연결된 소스전극과스위치(S3)를 통해 트랜지스터(T1)의 게이트 전극에 연결된 드레인 전극을 가지고 있다. 트랜지스터(T4)의 게이트 전극은 단자(3)에 연결되어 있다. 트랜지스터(T4)의 드레인 전극은 n-채널 전계효과 트랜지스터(T5)의 드레인 전극에 연결되어 있다.
상기 트랜지스터(T5)의 게이트 전극은 다른 바이어스 전위소스가 연결되어 있는 단자(6)에 연결되어 있다. 트랜지스터(T5)의 소스전극은, 소스전극이 공급레일(Vss)에 열결되어 있는 n-채널 전계과 트랜지스터(T6)의 드레인 전극에 연결되어 있다. 트랜지스터(T6)의 게이트 전극은 단자(7)를 통해 바이어스 전위소스에 연결되어 있다.
트랜지스터(T4)는 차동 전압 증폭기(2)의 증폭 트랜지스터이다. 트랜지스터들(T3,T6)내에 있는 전류는 거의 매치(match) 되어야만 한다. 트랜지스터(T5)는 트랜지스터(T6)에 의해 공급된 전류소스의 출력 임피던스를 증가시키기 위해서, 캐스코드(cascode) 트랜지스터이다.
상기 증폭기의 동작은 다음과 같다.
위상(Φ1)에서는, 신호(i)가 트랜지스터(T4)의 소스와 트랜지스터(T1)의 게이트 소스용량으로 흘러간다. 트랜지스터(T1)의 게이트 전압이 증가하면, 트랜지스터(T1)의 드레인 전류도 증가한다. 트랜지스터(T1)내에 있는 전류가 J+i에 도달하고, 트랜지스터(T4)내의 전류가, 전류소스 트랜지스터들(T3,T6)에 의해 만들어진 전류(I)가 될 때에, 균형(equilibrium)이 이루어진다. 증폭기의 이득이 높으면, 합계노드에서의 전압은 바이러스와 Vgs의 합과 동일한 일정한 값(Ve)에 가깝게 된다. 이 때에, Vgs는 드레인 소스전류(I)가 공급될 때에, 트랜지스터(T4)의 게이트 소스전압이므로, 상기 구조는 입력노드에서 가상접지를 발생시킨다. 위상(Φ1)동안에, 트랜지스터(T4)에 의해 형성된 접지 게이트 증폭기에 의해 유입된 피드백은 메모리의 저주파 입력 콘덕턴스(gi)를 증가시킨다. 이 때에, gi는 거의 gmN*Agg와 동일하다. Agg는 접지 게이트 증폭기(T4)의 전압 이득이다.
도5는 본 발명에 따르는 전류 메모리의 다른 실시예를 도시하고 있다. 도5는 전류 메모리(100)의 여러 가지 트랜지스터들에 대해, 적절한 바이어싱 전압을 만들어내는 바이어싱 회로(102)와 전류 메모리(100)로 구성되어 있다. 전류 메모리(100)는 제1 스위치(S100), 제2 스위치(S200)과 저항기(R100)의 결합부에 연결되어 있는 입력(101)을 가지고 있다. 스위치(S101)의 다른 끝 부분은 n-채널 전계효과 트랜지스터(T100)의 게이트 전극과 스위치(S102)에 연결되어 있다. 저항기(R100)의 다른 끝 부분은 트랜지스터(T100)의 드레인 전극에 연결되어 있다. 트랜지스터(T100)의 소스전극은 공급레일(Vss)에 연결되어 있으며, 드레인 전극은 p-채널 전계효과 트랜지스터(T101)의 드레인 전극과 스위치(S103)에 연결되어 있다. 스위치(s103)의 다른 끝 부분은 출력(103)에 연결되어 있다. 트랜지스터(T101)의 소스전극은 공급레일(Vdd)에 연결되어 있다.
스위치(S102)의 다른 끝 부분은 n-채널 전계효과 트랜지스터(T103)의 드레인 전극과 n-채널 전계효과 트랜지스터(T104)의 소스전극에 연결되어 있다.트랜지스터(T103)의 소스전극은 공급레일(Vss)에 연결되어 있으며, 그리고 트랜지스터(T104)의 드레인 전극은 p-채널 전계효과 트랜지스터(T105)의 드레인 전극과 스위치(S104)에 연결되어 있다. 스위치(S104)의 다른 끝 부분은 트랜지스터(T101)의 게이트 전극에 연결되어 있다. 트랜지스터(T105)의 소스전극은, 소스전극이 공급레일(Vdd)에 연결되어 있는 p-채널 전계효과 트랜지스터(T106)의 드레인 전극에 연결되어 있다.
바이어스 발생기(102)는 공급레일(Vdd)과 n-채널 전계효과 트랜지스터(T107)의 드레인 전극 사이에 연결된 저항기(R101)로 구성되어 있다. 상기 n-채널 전계효과 트랜지스터(T107)의 소스전극은, 소스전극이 공급레일(Vss)에 연결되어 있는 다른 n-채널 전계효과 트랜지스터(T108)의 드레인 전극에 연결되어 있다. 트랜지스터(T107,T108)의 게이트와 드레인 전극은 각각 서로 연결되어 있으므로, 트랜지스터들(T107,T108)은 다이오드들로 동작되게끔 연결되어 있다. p-채널 전계효과 트랜지스터(T109)는 공급레일(Vdd)에 연결된 소스전극과 n-채널 전계효과 트랜지스터(T110)의 드레인 전극에 연결된 게이트와 드레인 전극을 가지고 있다.
트랜지스터(T110)의 소스전극은 소스전극이 공급레일(Vss)에 연결되어 있는 n-채널 전계효과 트랜지스터(T111)의 드레인 전극에 연결되어 있다. 트랜지스터(T110)의 게이트 전극은 트랜지스터(T117)의 게이트 전극에 연결되어 있으며, 트랜지스터(T111)의 게이트 전극은 트랜지스터(T108)의 게이트 전극에 연결되어 있다. p-채널 전계효과 트랜지스터(T112)는 공급레일(Vdd)에 연결된 소스전극과, p-채널 전계효과 트랜지스터(T113)의 소스에 연결된 드레인 전극을 가지고 있다. 트랜지스터(T113)의 드레인 전극은 트랜지스터(T112)의 게이트 전극과, n-채널 전계효과 트랜지스터(T114)의 드레인 전극에 연결되어 있다. 트랜지스터(T114)의 소스전극은 소스전극이 공급레일(Vss)에 연결되어 있는 n-채널 전계효과 트랜지스터(T115)의 드레인 전극에 연결되어 있다. 트랜지스터(T114)의 게이트 전극은 트랜지스터(T110)의 게이트 전극에 연결되어 있으며, 트랜지스터(T115)의 게이트 전극은 트랜지스터(T111)의 게이트 전극에 연결되어 있다. 트랜지스터(T113)의 게이트 전극은 트랜지스터(T109)의 게이트 전극에 연결되어 있다. 트랜지스터(T114)의 소스전극과 트랜지스터(T115)의 드레인 전극의 결헙부는 스위치(S105)를 통해 트랜지스터(T114)의 소스전극에 연결되어 있다. 트랜지스터(T112)의 의 게이트 전극은 트랜지스터(T106)의 게이트 전극에 연결되어 있다.
트랜지스터(T113)의 게이트 전극은 트랜지스터(T105)의 게이트 전극에 연결되어 있으며, 트랜지스터(T114)의 게이트 전극은 트랜지스터(T104)의 게이트 전극에 연결되어 있다. 트랜지스터(T115)의 게이트 전극은 트랜지스터(T103)의 게이트 전극에 연결되어 있다.
스위치들(S100,S102,S104)은 위상(Φ1a) 동안에 닫혀지며, 스위치(S101)는 기간(Φ1b) 동안에 닫혀진다. 스위치(S103)는 기간(Φ2) 동안에 닫혀진다. 스위치(S105)는 기간(Φ1a)동안에 닫혀져 있다.
상기 회로를 살펴보면, 조잡한 메모리셀은 p-채널 트랜지스터(T101)에 의해 공급되며, 정밀한 메모리셀은 n-채널 트랜지스터(T100)에 의해 공급된다. 즉, 전류 메모리는 도4에 도시한 바와 같이, 극성이 반전되어 있다. 메모리의 극성을 반전시킴으로써, 접지 게이트 증폭기(T104)를 p-채널 전계효과 트랜지스터보다는 n-채널 전계효과 트랜지스터로 만드는 것이 가능하다. 바이어스 발생기 회로(102)는 전류 메모리내에 있는 트랜지스터(T103,T104,T105,T106)에 대해 적절한 바이어스 전압들을 만든다. 게다가, 전압(Ve)은 트랜지스터(T114,T115)의 결합부에서 발생된다. 그리고, 주기(Φ1a)외에의 모든 시간에서도 트랜지스터(T104)의 소스전극에 연결되어 있다.
본 발명의 목적은 스위치들(S100,S102)이 열려져 있을 때에, 증폭기의 출력이 주시동안에 변화되지 않도록함으로써, 출력이 가상접지 전압상태로 유지될 수 있도록하는 것이다. 이것은 증폭기가 다음위상(Φ1)이 발생할 때에, 정확한 상태에 있게 된다는 것을 의미한다.
도6a,b,c는 위상(Φ1a, Φ1b, Φ1c) 동안에, 전류 메모리(100)의 동작을 각각 도시하고 있다. 위상(Φ1a)동안에는, 입력전류가 입력(101)에 인가되며, 스위치들(S100.S102,S104)은 스위치(S101)가 열려 있을 때에, 닫혀진다. 트랜지스터(T104)의 소스전극의 전압은 게이트 전극에 인가된 바이어스 전압으로 인해, Ve가된다. 그리고, 결과적으로, 트랜지스터(T101,T100)들의 결합부의 전압은 Ve-ir이 될 것이다. 이 때에, i는 입력전류이며, r은 저항기(R100)의 저항이다. 위상(Φ1b)에서는, 스위치들(S100,S102,S104)이 열려지며, 스위치(S101)는 닫힌다. 그리고, 회로는 도6b에 도시된 것처럼 구성된다. 스위치(S105)는 닫혀지며, 전압(Ve)은 바이어스 발생기 회로(102)로부터 트랜지스터(T104)의 소스전극에 인가된다. 전류 메모리 셀은 입력전류에서 조잡한 메모리셀에서 나온 전류를 뺀 전류를 감지한다.그리고, 트래지스터(T101,T100)의 드레인 전극들의 결합부의 전압은 Ve-ir가 동일하다.
위상(Φ2)에서는, 스위치(S103)이 닫혀지며, 스위치(S101)는 열려진다. 그러므로, 조잡한 것과 정밀한 전류 메모리셀들은 전류를 출력(102)에 전달한다. 출력(102)에서의 전압은 다음 메모리의 입력에 연결되어 있기 때문에, Ve가 된다 그러나, 트랜지스터(T101,T100)의 게이트 전극들의 결합부의 전압은 Ve-ir이 된다. 그 이유는 스위치 온 저항이 ir의 전압강하를 유발시키기 때문이다.
위상(Φ1b)동안에는, 즉, 정밀한 메모리셀이 입력전류에서, 조잡한 메모리셀에 의해 만들어진 전류를 뺀 전류는 감지할 때에, 증폭기는 조잡한 것과 정밀한 메모리셀들로부터 단절되며, 결과적으로, 잡음이 샘플링 처리에 영향을 끼치지 않는다.
단일한 메모리 셀에 대해서는, 스위치(S105)가 주기(Φ1a)동안에 닫혀진다. 만약, 증폭기(T104)가 두 개의 전류 메모리셀들 사이에서 공유된다면, 도3에 도시된 적분기 또는 전류 메모리셀들의 캐스케이드(cascade) 내에서는, 스위치(S105) 는 주기(Φ1.Φ1a + Φ2.Φ2a)동안에, 닫혀진다.
도7은 도1,3,4,5의 구조에서 사용될 때에, 클락형태들(Φ1,Φ2,Φ1a,Φ1b,Φ2a,Φ2b)을 도시하고 있다. 도7로부터, 위상(Φ1a, Φ1b, Φ2a,Φ2b)들을 오버래핑 된다는 것을 알 수 있다.
이것은 EP-A-0 608 936호에 게재되어 있으며, 클락 위상들(Φ1a,Φ1b)이 오버래핑이 되지 않는 전류 메모리와는 다르다. 클락 위상들(Φ1a,Φ1b)과 대응하는 위상들(Φ2a,Φ2b)이 특정한 전류 메모리와 오버래핑 되는 이유는 정밀한 메모리 트랜지스터가 위상들(Φ1a,Φ1b)동안에, 다이오드로 연결되어 있으며, EP-A-0 608 936 호에 게재된 전류 메모리내에서는, 정밀한 메모리 트랜지스터가 단지 위상(Φ1a) 또는 (Φ1b)동안에만 다이오드로 연결되어 있다.
본 발명을 EP-A-0 608 936호에 게재된 전류 메모리에 적용하는 것이 가능하다. 그리고, 도8은 이러한 전류 메모리를 도시하고 있다. 도8에서는, 도1에 도시된 도시된 동일한 형태와 기능을 가지고 있는 요소들이 동일한 참고표시로 표현되어 있다. 도8의 실시예에 대한 다음 설명은 단지 도1에 도시된 것과 이 실시예간의 차이점들만을 포함하고 있다. 기본적인 차이점은 스위치(S2) 위상(Φ1b)동안에만 닫혀지며, 기준 바이어스 소스가 연결되어 있는 다른 입력단자(5)가 연결되어 있으며, 스위치(S5)가 단자(5)와 트랜지스터(T2)의 게이트 전극 사이에 연결되어 있다는 점이다. 스위치(S5)는 주기(Φ1a)동안에 닫혀진다. 이러한 전류 메모리의 동작은 EP-A-0 608 936 호에 게재되어 있는 것과 같다.
차이점은 증폭기(2)를 제공함으로써, 도1의 실시예를 참고하여 서술된 방식과 비슷한 방법으로, 합계노드의 전위를 Ve로 만들 수 있다. 이러한 구조에서는, 스위치들(S2,S5)이 동시에 결코 닫혀지면 안되므로, 위상들(Φ1a,Φ1b)이 오버래핑이 안되도록 해야한다는 것을 알 수 있다. 증폭기의 반전입력에 대한 동일한 기준소스와 위상(Φ1a)동안에 트랜지스터(T2)의 게이트 전극에 인가된 전위를 시용하는 것이 가능하다. 즉, 단자(5)와 단자(3)가 함께 연결될 수 있다.
도1,3,5도의 실시예에서는 다음과 같은 특징이 있다. 즉,스위치(S2)가 위상(Φ1a)의 전 주기동안에 닫혀져 있으며, 스위치(S5)와 입력(5)에서의 기준전위가 필요없다. 그 이유는 클락주기들이 오버래핑이 되므로, 메모리의 안정시간을 증가시키기 때문이다. 이러한 추가 장점은 조잡한 메모리셀 주위의 피드백 루프내에서, 증폭기(2)를 이용하는 것과, 위상(Φ1A)동안에 정밀한 메모리셀이 바이어스 전류(J)를 만들 수 있도록 함으로써 가능하다.
본 발명으로부터, 다른 수정들이 가능하다는 것을 알 수 있다.
이러한 수정들은 전기 또는 전자회로들과 성분들의 사용과 설계상에서 이미 알려져 있으며, 이미 서술된 특징들에 추가되거나 또는 대신 사용될 수 있는 다른 특징들을 포함하고 있다. 청구항들은 특별한 조합에 대한 본 발명에서, 만들어져 있지만, 본 출원의 범위는 이미 서술된 특징들의 어떤 새로운 조합 또는 어떤 특징들을 명시적으로 또는 함축적으로 포함하고 있거나, 또는 종래의 기술자들에게 명백한 특징들의 한 개 또는 그 이상을 일반화시킨 것을 포함하고 있다.
상기 특징은 청구항에서 청구된 것처럼 본 발명과 관계가 있던지 없던지, 그리고, 본 발명과 같이, 동일한 기술적인 문졔들의 일부 또는 모든 것을 해결할 수 있던지 없던지에는 상관이 없다. 본 출원인은 새로운 청구항들이, 본 발명의 처리 또는 그로부터 도출된 다른 발명의 처리 동안에 이러한 특징들의 조합또는/그리고 이러한 특징들에 대해서 만들어질 수 있다는 것을 설명해 주고 있다.

Claims (10)

  1. 입력과, 클락 사이클의 제1 주기의 제1 부분동안에 입력에 인가되는 전류를 감지하고, 그 후에, 감지된 전류를 저장하는 제1의 조잡한 전류 메모리셀과, 클락 사이클의 제1 주기의 제2 부분동안에 제1 전류 메모리셀에 의해 저장된 전류와, 입력전류간의 차이를 감지하며, 그 후에, 감지된 전류를 저장하는 제2의 정밀한 전류 메모리셀과, 제1 과 제2 전류 메모리셀들내에 저장된 전류들을 결합시키고, 그것들을 클락 사이클 또는 다음의 클락 사이클의 제2 주기동안에, 전류 메모리의 출력에 공급하는 수단으로 구성되어 있으며, 제1 전류 메모리셀은 클락 싸이클의 제1 주기의 제1 부분동안에 다이오드로 연결되어 있는 전계 효과 트랜지스터로 구성되어 있는 전류 메모리에 있어서,
    차동 전압 증폭기는 전류 메모리의 입력에 연결되어 있는 제1 비반전 입력과, 기준전위소스에 연결되어 있는 제2 반전입력과, 클락 싸이클의 제1 주기의 제 1 부분 동안에, 닫혀져 있는 스위치를 통해 트랜지스터의 게이트 전극에 연결되어 있는 출력을가지고 있는 것을 특징으로하는 전류 메모리.
  2. 제1 항에 있어서, 제2 전류 메모리셀은 제2 전계효과 트랜지스터와, 제2 트랜지스터의 게이트 전극과 전압기준소스 사이에 연결되어 있으며, 클락 싸이클의 제1 주기의 제1 부분동안에, 닫혀져 있는 제1 스위치와, 제2 트랜지스터의 게이트 전극과 드레인전극 사이에 연결되어 있으며, 클락 싸이클의 제1 주기 제2 부분동안에, 닫혀져 있는 제2 스위치로 구성되어 있는 전류 메모리.
  3. 제1 항에 있어서, 제2 전류 메모리셀은 제2 전계효과 트랜지스터와,게이트와 드레인 전극 사이에 연결되어 있으며, 클락 싸이클의 제1 주기동안에 닫혀져 있는 스위치로 구성되어 있는 전류 메모리.
  4. 전술한 항들중 어느 한 항에 있어서, 차동 증폭기는 제2 전압기준소스에 연결되어 있는 게이트 전극과, 메모리 입력에 연결된 소스전극과, 상술한 제1 트랜지스터의 게이트 전극에 연결되어 있는 드레인 전극을 가지고 있는 제2 전계효과 트랜지스터로 구성되어 있는 전류 메모리.
  5. 전술한 항들중 어느 한 항에 있어서,증폭기의 출력은 그것이 트랜지스터의 게이트로부터 단절되어 있을 때에, 기준전위에 연결되는 전류 메모리.
  6. 실제적으로,첨부된 도면을 참조하여, 서술된 전류 메모리.
  7. 전술한 항들중 어느 한 항에 있어서, 클락 싸이클의 제1 주기 동안에, 전류를 감지하며, 클락 싸이클의 제2 주기 동안에 저장된 전류를 전달하는 제1 전류 메모리와, 클락 싸이클의 제2 주기동안에 전류를 감지하며, 클락 싸이클의 제1 주기 동안에,저장된 전류를 전달하는 제2 전류 메모리로 구성되어 있으며,상기 두 개의 메모리들 사이에서 시간 다중화되는 단일한 증폭기가 제공되어 있는 구조.
  8. 제7 항에 있어서, 상기 메모리들은 적분기를 형성하기 위해서, 상호 연결되어 있는 구조.
  9. 실제적으로 첨부된 도면을 참조하여 서술된 적분기.
  10. 특징이 전술한 어떤 항들중에서 청구된 바와 같은, 동일한 발명과 관계가 있던지 또는 없던지에 상관없이, 명시적 또는 함축적으로 게재된 어떤 새로운 특징 또는 특징들의 어떤 새로운 조합들.
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