JPH10340101A - フェールセーフ出力装置 - Google Patents
フェールセーフ出力装置Info
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- JPH10340101A JPH10340101A JP16494497A JP16494497A JPH10340101A JP H10340101 A JPH10340101 A JP H10340101A JP 16494497 A JP16494497 A JP 16494497A JP 16494497 A JP16494497 A JP 16494497A JP H10340101 A JPH10340101 A JP H10340101A
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Abstract
(57)【要約】
【課題】 複雑な回路構成を必要とせずに、３重系シス
テムの各々の制御信号に対しフェールセーフ性を有する
フェールセーフ出力装置を提供することにある。 【解決手段】 制御信号入力回路５により３重系システ
ムの各系からの制御信号を所定の遅延時間をもって順次
入力し、多数決出力回路６はその３系の制御信号うち２
系の制御信号が一致したときに制御機器２への制御指令
信号を出力し、信号検出回路８により制御指令信号の有
無を検出する。そして、故障検出回路１１は信号検出回
路８の検出信号および制御信号入力回路５への制御信号
の入力状態に基づいて多数決出力回路６の故障を検知す
る。
テムの各々の制御信号に対しフェールセーフ性を有する
フェールセーフ出力装置を提供することにある。 【解決手段】 制御信号入力回路５により３重系システ
ムの各系からの制御信号を所定の遅延時間をもって順次
入力し、多数決出力回路６はその３系の制御信号うち２
系の制御信号が一致したときに制御機器２への制御指令
信号を出力し、信号検出回路８により制御指令信号の有
無を検出する。そして、故障検出回路１１は信号検出回
路８の検出信号および制御信号入力回路５への制御信号
の入力状態に基づいて多数決出力回路６の故障を検知す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、３重系システムか
らの制御信号を入力し多数決原理により制御機器に制御
指令信号を出力するフェールセーフ出力装置に関する。
らの制御信号を入力し多数決原理により制御機器に制御
指令信号を出力するフェールセーフ出力装置に関する。
【０００２】
【従来の技術】例えば、多重系システムのインターフェ
ース装置として、図７に示すようなフェールセーフ出力
装置１がある。これは、Ａ系、Ｂ系、Ｃ系の３重系シス
テムの各系からの制御信号を入力し、入力した３つの制
御信号のうち２つの制御信号が一致したら制御機器２に
制御指令信号を出力するようにしたものである。
ース装置として、図７に示すようなフェールセーフ出力
装置１がある。これは、Ａ系、Ｂ系、Ｃ系の３重系シス
テムの各系からの制御信号を入力し、入力した３つの制
御信号のうち２つの制御信号が一致したら制御機器２に
制御指令信号を出力するようにしたものである。
【０００３】２つの制御信号が一致するかどうかの判定
は多数決部３で判定される。多数決部３は、３個の照合
回路を有しており、Ａ系Ｂ系の一致を判定する照合回
路、Ｂ系Ｃ系の一致を判定する照合回路、Ｃ系Ａ系の一
致を判定する照合回路を有している。それぞれの照合回
路は２個の３入力ＡＮＤ論理素子から構成されており、
２個のＡＮＤ論理素子の出力が共に一致した場合のみフ
ェールセーフリレードライバ４を介して制御機器２へ制
御指令信号を出力する。つまり、１個のＡＮＤ論理素子
が故障しても、もう一方のＡＮＤ論理素子により誤信号
を出力しないようになっている。
は多数決部３で判定される。多数決部３は、３個の照合
回路を有しており、Ａ系Ｂ系の一致を判定する照合回
路、Ｂ系Ｃ系の一致を判定する照合回路、Ｃ系Ａ系の一
致を判定する照合回路を有している。それぞれの照合回
路は２個の３入力ＡＮＤ論理素子から構成されており、
２個のＡＮＤ論理素子の出力が共に一致した場合のみフ
ェールセーフリレードライバ４を介して制御機器２へ制
御指令信号を出力する。つまり、１個のＡＮＤ論理素子
が故障しても、もう一方のＡＮＤ論理素子により誤信号
を出力しないようになっている。
【０００４】また、フェールセーフリレードライバ４が
故障等の場合は制御指令信号を出力しないようになって
おり、制御機器２が誤動作しないようにフェールセーフ
機能を有している。
故障等の場合は制御指令信号を出力しないようになって
おり、制御機器２が誤動作しないようにフェールセーフ
機能を有している。
【０００５】このように、フェールセーフ出力装置は、
多数決部３に３入力ＡＮＤ論理素子を計６個とフェール
セーフリレードライバ４とを複雑に組み合わせた回路構
成となっている。
多数決部３に３入力ＡＮＤ論理素子を計６個とフェール
セーフリレードライバ４とを複雑に組み合わせた回路構
成となっている。
【０００６】
【発明が解決しようとする課題】ところが、このような
従来のフェールセーフ出力装置では、３重系システムの
制御信号に対しフェールセーフ性を持たせるために、複
数個のＡＮＤ論理素子やフェールセーフリレードライバ
等を複雑に組み合わせた回路構成を必要としていた。
従来のフェールセーフ出力装置では、３重系システムの
制御信号に対しフェールセーフ性を持たせるために、複
数個のＡＮＤ論理素子やフェールセーフリレードライバ
等を複雑に組み合わせた回路構成を必要としていた。
【０００７】本発明の目的は、複雑な回路構成を必要と
せずに、３重系システムの各々の制御信号に対しフェー
ルセーフ性を有するフェールセーフ出力装置を提供する
ことにある。
せずに、３重系システムの各々の制御信号に対しフェー
ルセーフ性を有するフェールセーフ出力装置を提供する
ことにある。
【０００８】
【課題を解決するための手段】請求項１の発明は、３重
系システムからの各系の制御信号を順次遅延させて入力
する制御信号入力回路と、３重系システムからの制御信
号のうちいずれかの２つの系の制御信号が一致したとき
に制御機器に制御指令信号を出力する多数決出力回路
と、多数決出力回路からの制御指令信号の有無を検出す
る信号検出回路と、制御信号入力回路への各系の制御信
号の入力状態と信号検出回路が検出した制御指令信号と
を比較して多数決回路の故障を検出する故障検出回路と
を備えたものである。
系システムからの各系の制御信号を順次遅延させて入力
する制御信号入力回路と、３重系システムからの制御信
号のうちいずれかの２つの系の制御信号が一致したとき
に制御機器に制御指令信号を出力する多数決出力回路
と、多数決出力回路からの制御指令信号の有無を検出す
る信号検出回路と、制御信号入力回路への各系の制御信
号の入力状態と信号検出回路が検出した制御指令信号と
を比較して多数決回路の故障を検出する故障検出回路と
を備えたものである。
【０００９】請求項１の発明では、制御信号入力回路に
より３重系システムの各系からの制御信号を所定の遅延
時間をもって順次入力し、多数決出力回路はその３系の
制御信号うち２系の制御信号が一致したときに制御機器
への制御指令信号を出力し、信号検出回路により制御指
令信号の有無を検出する。そして、信号検出回路の検出
信号および制御信号入力回路への制御信号の入力状態に
基づいて故障検出回路により多数決出力回路の故障を検
知する。
より３重系システムの各系からの制御信号を所定の遅延
時間をもって順次入力し、多数決出力回路はその３系の
制御信号うち２系の制御信号が一致したときに制御機器
への制御指令信号を出力し、信号検出回路により制御指
令信号の有無を検出する。そして、信号検出回路の検出
信号および制御信号入力回路への制御信号の入力状態に
基づいて故障検出回路により多数決出力回路の故障を検
知する。
【００１０】請求項２の発明は、請求項１の発明におい
て、制御信号入力回路は、３重系システムからの各系の
制御信号を各系に対応する３個のそれぞれの制御リレー
に順次遅延させて入力し、多数決出力回路は、３個の制
御リレーのうちの２個の制御リレーの組み合わせでその
２個の制御リレーの接点を直列接続した３個の判定回路
を並列接続して構成され３個の判定回路のうちのいずれ
かの判定回路における直列接点の双方が閉成したとき制
御機器に制御指令信号を出力し、信号検出回路は、判定
回路の直列接点の双方が閉成したときに流れる電流をそ
れぞれの電流検出器で検出し各々の判定回路の制御指令
信号を個別に検出し、故障検出回路は、それぞれの制御
リレーへの各系の制御信号の入力状態と信号検出回路が
個別に検出した各々の判定回路の制御指令信号とを比較
してそれぞれの制御リレーの接点の閉成故障を検出する
ようにしたものである。
て、制御信号入力回路は、３重系システムからの各系の
制御信号を各系に対応する３個のそれぞれの制御リレー
に順次遅延させて入力し、多数決出力回路は、３個の制
御リレーのうちの２個の制御リレーの組み合わせでその
２個の制御リレーの接点を直列接続した３個の判定回路
を並列接続して構成され３個の判定回路のうちのいずれ
かの判定回路における直列接点の双方が閉成したとき制
御機器に制御指令信号を出力し、信号検出回路は、判定
回路の直列接点の双方が閉成したときに流れる電流をそ
れぞれの電流検出器で検出し各々の判定回路の制御指令
信号を個別に検出し、故障検出回路は、それぞれの制御
リレーへの各系の制御信号の入力状態と信号検出回路が
個別に検出した各々の判定回路の制御指令信号とを比較
してそれぞれの制御リレーの接点の閉成故障を検出する
ようにしたものである。
【００１１】請求項２の発明では、請求項１の発明の作
用に加え、制御信号入力回路の各々の制御リレーは所定
の遅延時間を持って対応する制御信号を入力し、各々の
制御リレーは入力した制御信号に応じて互いに遅延時間
だけずれて動作する。多数決出力回路の判定回路は各々
の制御リレーのうち２個の制御リレーが動作したときに
制御指令信号を出力し、信号検出回路は各々の判定回路
の制御指令信号を個別に検出する。そして、故障検出回
路はこの信号検出回路が検出した判定回路ごとの制御指
令信号および各々の制御リレーの動作状態に基づいて多
数決出力回路の故障を検知する。
用に加え、制御信号入力回路の各々の制御リレーは所定
の遅延時間を持って対応する制御信号を入力し、各々の
制御リレーは入力した制御信号に応じて互いに遅延時間
だけずれて動作する。多数決出力回路の判定回路は各々
の制御リレーのうち２個の制御リレーが動作したときに
制御指令信号を出力し、信号検出回路は各々の判定回路
の制御指令信号を個別に検出する。そして、故障検出回
路はこの信号検出回路が検出した判定回路ごとの制御指
令信号および各々の制御リレーの動作状態に基づいて多
数決出力回路の故障を検知する。
【００１２】請求項３の発明は、３重系システムからの
各系の制御信号を同時に入力する制御信号入力回路と、
３重系システムからの制御信号に対応して開閉する接点
を備えこの接点の状態から３重系システムからの制御信
号のうちいずれかの２つの系の制御信号が一致したとき
に制御機器に制御指令信号を出力する多数決出力回路
と、多数決出力回路の接点に連動して動作するリードバ
ック回路と、制御信号入力回路への各系の制御信号の入
力状態とリードバック回路の動作状態とを比較して多数
決回路の故障を検出する故障検出回路とを備えたもので
ある。
各系の制御信号を同時に入力する制御信号入力回路と、
３重系システムからの制御信号に対応して開閉する接点
を備えこの接点の状態から３重系システムからの制御信
号のうちいずれかの２つの系の制御信号が一致したとき
に制御機器に制御指令信号を出力する多数決出力回路
と、多数決出力回路の接点に連動して動作するリードバ
ック回路と、制御信号入力回路への各系の制御信号の入
力状態とリードバック回路の動作状態とを比較して多数
決回路の故障を検出する故障検出回路とを備えたもので
ある。
【００１３】請求項３の発明では、制御信号入力回路に
より３重系システムの各系からの制御信号を同時に入力
し、多数決出力回路はその３系の制御信号うち２系の制
御信号が一致したときに制御機器への制御指令信号を出
力し、リードバック回路により多数決出力回路の接点出
力信号を検出する。そして、故障検出回路は、リードバ
ック回路から入力した多数決出力回路の出力信号および
制御信号入力回路の動作状態に基づき多数決出力回路の
故障を検知する。
より３重系システムの各系からの制御信号を同時に入力
し、多数決出力回路はその３系の制御信号うち２系の制
御信号が一致したときに制御機器への制御指令信号を出
力し、リードバック回路により多数決出力回路の接点出
力信号を検出する。そして、故障検出回路は、リードバ
ック回路から入力した多数決出力回路の出力信号および
制御信号入力回路の動作状態に基づき多数決出力回路の
故障を検知する。
【００１４】請求項４の発明は、請求項３の発明におい
て、制御信号入力回路は、３重系システムからの各系の
制御信号を各系に対応する３個のそれぞれの制御リレー
に入力し、多数決出力回路は、接点として３個の制御リ
レーの接点を備えこれら接点のうちの２個の制御リレー
の組み合わせでその２個の制御リレーの接点を直列接続
した３個の判定回路を並列接続して構成され３個の判定
回路のうちのいずれかの判定回路における直列接点の双
方が閉成したとき制御機器に制御指令信号を出力し、リ
ードバック回路は、判定回路を構成する各々の制御リレ
ーの複数の接点と連動して開閉する接点を備え、故障検
出回路は、制御信号入力回路への各系の制御信号の入力
状態とリードバック回路からの接点開閉状態とを比較し
て制御リレーの接点の閉成故障を検出するようにしたも
のである。
て、制御信号入力回路は、３重系システムからの各系の
制御信号を各系に対応する３個のそれぞれの制御リレー
に入力し、多数決出力回路は、接点として３個の制御リ
レーの接点を備えこれら接点のうちの２個の制御リレー
の組み合わせでその２個の制御リレーの接点を直列接続
した３個の判定回路を並列接続して構成され３個の判定
回路のうちのいずれかの判定回路における直列接点の双
方が閉成したとき制御機器に制御指令信号を出力し、リ
ードバック回路は、判定回路を構成する各々の制御リレ
ーの複数の接点と連動して開閉する接点を備え、故障検
出回路は、制御信号入力回路への各系の制御信号の入力
状態とリードバック回路からの接点開閉状態とを比較し
て制御リレーの接点の閉成故障を検出するようにしたも
のである。
【００１５】請求項４の発明では、請求項３の発明の作
用に加え、制御信号入力回路の各々の制御リレーは対応
する制御信号を入力し、各々の制御リレーは制御信号の
入力により動作する。多数決出力回路の判定回路は各々
の制御リレーのうち２個の制御リレーが動作したときに
制御指令信号を出力し、リードバック回路の接点は判定
回路を構成する各々の制御リレーの複数の接点と連動し
て開閉動作する。そして、故障検出回路は制御信号入力
回路への各系の制御信号の入力状態とリードバック回路
から入力した接点の開閉動作状態に基づき多数決出力回
路の接点閉成故障を検知する。
用に加え、制御信号入力回路の各々の制御リレーは対応
する制御信号を入力し、各々の制御リレーは制御信号の
入力により動作する。多数決出力回路の判定回路は各々
の制御リレーのうち２個の制御リレーが動作したときに
制御指令信号を出力し、リードバック回路の接点は判定
回路を構成する各々の制御リレーの複数の接点と連動し
て開閉動作する。そして、故障検出回路は制御信号入力
回路への各系の制御信号の入力状態とリードバック回路
から入力した接点の開閉動作状態に基づき多数決出力回
路の接点閉成故障を検知する。
【００１６】請求項５の発明は、請求項３の発明におい
て、多数決出力回路からの制御指令信号の有無を検出す
る信号検出回路を設けたものである。
て、多数決出力回路からの制御指令信号の有無を検出す
る信号検出回路を設けたものである。
【００１７】請求項５の発明では、請求項３の発明の作
用に加え、信号検出回路により制御指令信号の有無を検
出する。そして、リードバック回路からの多数決出力回
路の出力信号および制御信号入力回路の動作状態により
多数決出力回路の故障を検知し、信号検出回路からの制
御指令信号により制御機器側の故障を検知する。
用に加え、信号検出回路により制御指令信号の有無を検
出する。そして、リードバック回路からの多数決出力回
路の出力信号および制御信号入力回路の動作状態により
多数決出力回路の故障を検知し、信号検出回路からの制
御指令信号により制御機器側の故障を検知する。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１は本発明の第１の実施の形態を示す構成図で
ある。制御信号入力回路５は、３重系システムの各系か
らの制御信号を入力するものであり、Ａ系、Ｂ系、Ｃ系
の各系の制御信号に対応して、それぞれ制御リレーＲ
Ａ、ＲＢ、ＲＣが設けられている。多数決出力回路６
は、その３系の制御信号うち２系の制御信号が一致した
ときに制御機器２への制御指令信号を出力するものであ
り、制御リレーＲＡ、ＲＢ、ＲＣのリレー接点から構成
されている。
する。図１は本発明の第１の実施の形態を示す構成図で
ある。制御信号入力回路５は、３重系システムの各系か
らの制御信号を入力するものであり、Ａ系、Ｂ系、Ｃ系
の各系の制御信号に対応して、それぞれ制御リレーＲ
Ａ、ＲＢ、ＲＣが設けられている。多数決出力回路６
は、その３系の制御信号うち２系の制御信号が一致した
ときに制御機器２への制御指令信号を出力するものであ
り、制御リレーＲＡ、ＲＢ、ＲＣのリレー接点から構成
されている。
【００１９】すなわち、３個の制御リレーＲＡ、ＲＢ、
ＲＣのうちの２個の制御リレーの組み合わせで、その２
個の制御リレーの接点を直列接続した３個の判定回路を
並列接続して構成されている。つまり、制御リレーＲＡ
は２個の接点ＲＡ１、ＲＡ２を有し、同様に、制御リレ
ーＲＢは２個の接点ＲＢ１、ＲＢ２を有し、制御リレー
ＲＣは２個の接点ＲＣ１、ＲＣ２を有する。そして、第
１の判定回路は制御リレーＲＡの接点ＲＡ１と制御リレ
ーＲＢの接点ＲＢ１との直列接続で構成され、同様に、
第２の判定回路は制御リレーＲＢの接点ＲＢ２と制御リ
レーＲＣの接点ＲＣ１との直列接続で構成され、第３の
判定回路は制御リレーＲＣの接点ＲＣ２と制御リレーＲ
Ａの接点ＲＡ２との直列接続で構成されている。
ＲＣのうちの２個の制御リレーの組み合わせで、その２
個の制御リレーの接点を直列接続した３個の判定回路を
並列接続して構成されている。つまり、制御リレーＲＡ
は２個の接点ＲＡ１、ＲＡ２を有し、同様に、制御リレ
ーＲＢは２個の接点ＲＢ１、ＲＢ２を有し、制御リレー
ＲＣは２個の接点ＲＣ１、ＲＣ２を有する。そして、第
１の判定回路は制御リレーＲＡの接点ＲＡ１と制御リレ
ーＲＢの接点ＲＢ１との直列接続で構成され、同様に、
第２の判定回路は制御リレーＲＢの接点ＲＢ２と制御リ
レーＲＣの接点ＲＣ１との直列接続で構成され、第３の
判定回路は制御リレーＲＣの接点ＲＣ２と制御リレーＲ
Ａの接点ＲＡ２との直列接続で構成されている。
【００２０】この多数決出力回路６の各々の判定回路に
は、制御電源７から電源が供給され、３個の判定回路の
うちのいずれかの判定回路における直列接点の双方が閉
成したときに、制御機器２に対し制御指令信号を出力す
る。
は、制御電源７から電源が供給され、３個の判定回路の
うちのいずれかの判定回路における直列接点の双方が閉
成したときに、制御機器２に対し制御指令信号を出力す
る。
【００２１】信号検出回路８は、各々の判定回路の直列
接点の双方が閉したときに流れる電流をそれぞれの電流
検出器ＣＴ１、ＣＴ２、ＣＴ３で検出するものであり、
各々の判定回路の制御指令信号の有無を個別に検出す
る。そして、故障検出回路１１は、信号検出回路８で個
別に検出された制御指令信号の有無と制御信号入力回路
５に入力される各系への制御信号とを比較し、多数決出
力回路６の故障を検出するものである。
接点の双方が閉したときに流れる電流をそれぞれの電流
検出器ＣＴ１、ＣＴ２、ＣＴ３で検出するものであり、
各々の判定回路の制御指令信号の有無を個別に検出す
る。そして、故障検出回路１１は、信号検出回路８で個
別に検出された制御指令信号の有無と制御信号入力回路
５に入力される各系への制御信号とを比較し、多数決出
力回路６の故障を検出するものである。
【００２２】図２は、第１の実施の形態の動作を示すタ
イムチャートである。制御信号入力回路５には、図２に
示すように、３重系システムの各系からの制御信号が所
定の遅延時間をもって順次入力される。Ａ系制御信号は
タイミングｔ１で「１」になり、Ｂ系制御信号はＡ系制
御信号が入力されてから所定の遅延時間後のタイミング
ｔ２で「１」になり、同様に、Ｃ系制御信号はＢ系制御
信号が入力されてから所定の遅延時間後のタイミングｔ
３で「１」になる制御信号が入力される。
イムチャートである。制御信号入力回路５には、図２に
示すように、３重系システムの各系からの制御信号が所
定の遅延時間をもって順次入力される。Ａ系制御信号は
タイミングｔ１で「１」になり、Ｂ系制御信号はＡ系制
御信号が入力されてから所定の遅延時間後のタイミング
ｔ２で「１」になり、同様に、Ｃ系制御信号はＢ系制御
信号が入力されてから所定の遅延時間後のタイミングｔ
３で「１」になる制御信号が入力される。
【００２３】この各々の制御信号は出力時間が同一であ
るので、Ａ系制御信号がタイミングｔ４で「０」となっ
たときは、Ｂ系制御信号はＡ系制御信号が「０」となっ
てから所定の遅延時間後のタイミングｔ５で「０」とな
り、同様にＣ系制御信号はＢ系制御信号が「０」となっ
てから所定の遅延時間後のタイミングｔ６で「０」とな
る。
るので、Ａ系制御信号がタイミングｔ４で「０」となっ
たときは、Ｂ系制御信号はＡ系制御信号が「０」となっ
てから所定の遅延時間後のタイミングｔ５で「０」とな
り、同様にＣ系制御信号はＢ系制御信号が「０」となっ
てから所定の遅延時間後のタイミングｔ６で「０」とな
る。
【００２４】このような各系の制御信号が多数決出力回
路６に入力されると、各系の制御リレーＲＡ、ＲＢ、Ｒ
Ｃがそれぞれ遅延して動作する。したがって、各々の判
定回路は、各々の制御リレーＲＡ、ＲＢ、ＲＣの動作に
より直列接続された２つの接点が同時に動作している状
態で制御指令信号を出力することになる。したがって、
制御機器２に対しては、第１の判定回路（ＲＡ１、ＲＢ
１）、第２の判定回路（ＲＢ２、ＲＣ１）、第３の判定
回路（ＲＣ２、ＲＡ１）からの論理和が制御指令出力と
して出力されることになる。
路６に入力されると、各系の制御リレーＲＡ、ＲＢ、Ｒ
Ｃがそれぞれ遅延して動作する。したがって、各々の判
定回路は、各々の制御リレーＲＡ、ＲＢ、ＲＣの動作に
より直列接続された２つの接点が同時に動作している状
態で制御指令信号を出力することになる。したがって、
制御機器２に対しては、第１の判定回路（ＲＡ１、ＲＢ
１）、第２の判定回路（ＲＢ２、ＲＣ１）、第３の判定
回路（ＲＣ２、ＲＡ１）からの論理和が制御指令出力と
して出力されることになる。
【００２５】信号検出回路８は、電流検出器ＣＴ１、Ｃ
Ｔ２、ＣＴ３により、図２に示すように各々の判定回路
に流れる電流（制御指令信号）を個別に検出する。
Ｔ２、ＣＴ３により、図２に示すように各々の判定回路
に流れる電流（制御指令信号）を個別に検出する。
【００２６】そして、故障検出回路１１は、信号検出回
路８の検出信号および制御信号入力回路５への制御信号
の入力状態に基づいて多数決出力回路６の故障を検知す
る。すなわち、図２に示すように、判定回路の２つの接
点が同時にＯＮしない限り電流が流れない波線の部分で
電流検出されたら、制御リレーの接点のＯＮ側故障とし
て検出する。例えば、図２で領域Ｓ１で電流が検出され
たら制御リレーＲＢの接点ＲＢ１の故障であり、領域Ｓ
２で電流検出されたら制御リレーＲＡの接点ＲＡ１の故
障である。同様に、領域Ｓ３では制御リレーＲＣの接点
ＲＣ１の故障、領域Ｓ４では制御リレーＲＢの接点ＲＢ
２の故障、領域Ｓ５では制御リレーＲＣの接点ＲＣ２の
故障、領域Ｓ６では制御リレーＲＡの接点ＲＡ２の故障
である。このような判定により、制御リレーＲＡ、Ｒ
Ｂ、ＲＣのフェールアウト側の故障を検出する。
路８の検出信号および制御信号入力回路５への制御信号
の入力状態に基づいて多数決出力回路６の故障を検知す
る。すなわち、図２に示すように、判定回路の２つの接
点が同時にＯＮしない限り電流が流れない波線の部分で
電流検出されたら、制御リレーの接点のＯＮ側故障とし
て検出する。例えば、図２で領域Ｓ１で電流が検出され
たら制御リレーＲＢの接点ＲＢ１の故障であり、領域Ｓ
２で電流検出されたら制御リレーＲＡの接点ＲＡ１の故
障である。同様に、領域Ｓ３では制御リレーＲＣの接点
ＲＣ１の故障、領域Ｓ４では制御リレーＲＢの接点ＲＢ
２の故障、領域Ｓ５では制御リレーＲＣの接点ＲＣ２の
故障、領域Ｓ６では制御リレーＲＡの接点ＲＡ２の故障
である。このような判定により、制御リレーＲＡ、Ｒ
Ｂ、ＲＣのフェールアウト側の故障を検出する。
【００２７】この第１の実施の形態によれば、制御リレ
ーと電流検出器ＣＴとの簡易な回路構成で、３重系シス
テムの制御信号の多数決出力を行いつつ、各系の制御リ
レーのＯＮ側故障も検出することができる。
ーと電流検出器ＣＴとの簡易な回路構成で、３重系シス
テムの制御信号の多数決出力を行いつつ、各系の制御リ
レーのＯＮ側故障も検出することができる。
【００２８】次に、本発明の第２の実施の形態を説明す
る。図３は本発明の第２の実施の形態を示す構成図であ
る。この第２の実施の形態は図１に示した第１の実施の
形態に対し、制御信号入力回路５には各系の制御信号を
同時に入力するようにし、また、信号検出回路８に代え
て、多数決出力回路６の接点の動作状態を監視するリー
ドバック回路９を設けたものである。
る。図３は本発明の第２の実施の形態を示す構成図であ
る。この第２の実施の形態は図１に示した第１の実施の
形態に対し、制御信号入力回路５には各系の制御信号を
同時に入力するようにし、また、信号検出回路８に代え
て、多数決出力回路６の接点の動作状態を監視するリー
ドバック回路９を設けたものである。
【００２９】図３において、制御信号入力回路５は、３
重系システムの各系からの制御信号を入力するものであ
り、Ａ系、Ｂ系、Ｃ系の各系の制御信号に対応して、そ
れぞれ制御リレーＲＡ、ＲＢ、ＲＣが設けられている。
多数決出力回路６は、その３系の制御信号うち２系の制
御信号が一致したときに制御機器への制御指令信号を出
力するものであり、制御リレーＲＡ、ＲＢ、ＲＣのリレ
ー接点から構成されている。
重系システムの各系からの制御信号を入力するものであ
り、Ａ系、Ｂ系、Ｃ系の各系の制御信号に対応して、そ
れぞれ制御リレーＲＡ、ＲＢ、ＲＣが設けられている。
多数決出力回路６は、その３系の制御信号うち２系の制
御信号が一致したときに制御機器への制御指令信号を出
力するものであり、制御リレーＲＡ、ＲＢ、ＲＣのリレ
ー接点から構成されている。
【００３０】この多数決出力回路６は、３個の制御リレ
ーＲＡ、ＲＢ、ＲＣのうちの２個の制御リレーの組み合
わせで、その２個の制御リレーの接点を直列接続した３
個の判定回路を並列接続して構成されている。第１の判
定回路は制御リレーＲＡの接点ＲＡ１と制御リレーＲＢ
の接点ＲＢ１との直列接続で構成され、同様に、第２の
判定回路は制御リレーＲＢの接点ＲＢ２と制御リレーＲ
Ｃの接点ＲＣ１との直列接続で構成され、第３の判定回
路は制御リレーＲＣの接点ＲＣ２と制御リレーＲＡの接
点ＲＡ２との直列接続で構成されている。この多数決出
力回路６の各々の判定回路には、制御電源７から電源が
供給され、３個の判定回路のうちのいずれかの判定回路
における直列接点の双方が閉成したときに、制御機器に
対し制御指令信号を出力する。
ーＲＡ、ＲＢ、ＲＣのうちの２個の制御リレーの組み合
わせで、その２個の制御リレーの接点を直列接続した３
個の判定回路を並列接続して構成されている。第１の判
定回路は制御リレーＲＡの接点ＲＡ１と制御リレーＲＢ
の接点ＲＢ１との直列接続で構成され、同様に、第２の
判定回路は制御リレーＲＢの接点ＲＢ２と制御リレーＲ
Ｃの接点ＲＣ１との直列接続で構成され、第３の判定回
路は制御リレーＲＣの接点ＲＣ２と制御リレーＲＡの接
点ＲＡ２との直列接続で構成されている。この多数決出
力回路６の各々の判定回路には、制御電源７から電源が
供給され、３個の判定回路のうちのいずれかの判定回路
における直列接点の双方が閉成したときに、制御機器に
対し制御指令信号を出力する。
【００３１】リードバック回路９は、多数決出力回路６
の接点の動作状態を監視するものであり、判定回路を構
成する各々の制御リレーの複数の接点と連動して開閉す
る接点を有している。すなわち、制御リレーＲＡの２個
の接点ＲＡ１、ＲＡ２と連動して開閉する接点ＲＡ３、
制御リレーＲＢの２個の接点ＲＢ１、ＲＢ２と連動して
開閉する接点ＲＢ３、制御リレーＲＣの２個の接点ＲＣ
１、ＲＣ２と連動して開閉する接点ＲＣ３を有し、多数
決出力回路６の判定回路を構成する接点のいずれかがＯ
Ｎ状態（閉）であるときには、それを故障検出回路１１
に入力するようにしている。
の接点の動作状態を監視するものであり、判定回路を構
成する各々の制御リレーの複数の接点と連動して開閉す
る接点を有している。すなわち、制御リレーＲＡの２個
の接点ＲＡ１、ＲＡ２と連動して開閉する接点ＲＡ３、
制御リレーＲＢの２個の接点ＲＢ１、ＲＢ２と連動して
開閉する接点ＲＢ３、制御リレーＲＣの２個の接点ＲＣ
１、ＲＣ２と連動して開閉する接点ＲＣ３を有し、多数
決出力回路６の判定回路を構成する接点のいずれかがＯ
Ｎ状態（閉）であるときには、それを故障検出回路１１
に入力するようにしている。
【００３２】図４は、図３に示した第２の実施の形態の
動作を示すタイムチャートである。制御信号入力回路５
の各々の制御リレーＲＡ、ＲＢ、ＲＣには、３重系シス
テムの各系から、タイミングｔ１で「１」になりタイミ
ングｔ２で「０」になる制御信号が同時にそれぞれ入力
される。制御リレーＲＡ、ＲＢ、ＲＣは制御信号が入力
されると動作する。
動作を示すタイムチャートである。制御信号入力回路５
の各々の制御リレーＲＡ、ＲＢ、ＲＣには、３重系シス
テムの各系から、タイミングｔ１で「１」になりタイミ
ングｔ２で「０」になる制御信号が同時にそれぞれ入力
される。制御リレーＲＡ、ＲＢ、ＲＣは制御信号が入力
されると動作する。
【００３３】多数決出力回路６は、３系の制御信号うち
２系の制御信号が入力されたときに制御指令信号を制御
機器２に出力する。また、リードバック回路９は各系の
制御リレーの複数の接点と連動する接点をリードバック
出力として故障検出回路１１に出力する。
２系の制御信号が入力されたときに制御指令信号を制御
機器２に出力する。また、リードバック回路９は各系の
制御リレーの複数の接点と連動する接点をリードバック
出力として故障検出回路１１に出力する。
【００３４】ここで、制御リレーＲＡ、ＲＢ、ＲＣは、
１つの接点が溶着してＯＮ（閉）側に固定したとき、他
の健全な接点もＯＮ（閉）側に固定するか、少なくとも
ＯＦＦ（開）側にならない構造のリレーを使用する。こ
れにより多数決出力回路６のリレー接点がＯＮ側故障し
たときは、その接点が連動してリードバック回路９の接
点がＯＮとなるので、制御リレーのフェールアウト側の
故障を検出することが可能となる。
１つの接点が溶着してＯＮ（閉）側に固定したとき、他
の健全な接点もＯＮ（閉）側に固定するか、少なくとも
ＯＦＦ（開）側にならない構造のリレーを使用する。こ
れにより多数決出力回路６のリレー接点がＯＮ側故障し
たときは、その接点が連動してリードバック回路９の接
点がＯＮとなるので、制御リレーのフェールアウト側の
故障を検出することが可能となる。
【００３５】例えば、図３における多数決出力回路６の
接点ＲＡ１が溶着等によりＯＮ側故障した場合、その接
点ＲＡ１に連動してリードバック回路９の接点ＲＡ３も
ＯＮ側に固定される。したがって、Ａ系制御信号の出力
が無の状態であっても、Ａ系リードバック出力が図４の
破線部分でも成立することになり、故障検出回路１１
は、そのことを検出することでＡ系の制御リレーＲＡの
接点のＯＮ側故障として検出することができる。
接点ＲＡ１が溶着等によりＯＮ側故障した場合、その接
点ＲＡ１に連動してリードバック回路９の接点ＲＡ３も
ＯＮ側に固定される。したがって、Ａ系制御信号の出力
が無の状態であっても、Ａ系リードバック出力が図４の
破線部分でも成立することになり、故障検出回路１１
は、そのことを検出することでＡ系の制御リレーＲＡの
接点のＯＮ側故障として検出することができる。
【００３６】この第２の実施の形態では、３重系システ
ムの多数決出力を行いつつ、また各系の制御リレーのＯ
Ｎ側故障も検出することができる。
ムの多数決出力を行いつつ、また各系の制御リレーのＯ
Ｎ側故障も検出することができる。
【００３７】次に、本発明の第３の実施の形態を説明す
る。図５は本発明の第３の実施の形態を示す構成図であ
る。この第３の実施の形態は、図３に示した第２の実施
の形態に対し、多数決出力回路６からの制御指令信号の
有無を検出する信号検出回路１０を追加して設けたもの
である。信号検出回路１０は、多数決出力回路６からの
制御指令信号の有無を電流で検出するための電流検出器
ＣＴを有している。その他の構成要素は図３に示した第
２の実施の形態と同一であるので、同一要素には同一符
号を付しその説明は省略する。
る。図５は本発明の第３の実施の形態を示す構成図であ
る。この第３の実施の形態は、図３に示した第２の実施
の形態に対し、多数決出力回路６からの制御指令信号の
有無を検出する信号検出回路１０を追加して設けたもの
である。信号検出回路１０は、多数決出力回路６からの
制御指令信号の有無を電流で検出するための電流検出器
ＣＴを有している。その他の構成要素は図３に示した第
２の実施の形態と同一であるので、同一要素には同一符
号を付しその説明は省略する。
【００３８】図６は、第３の実施の形態の動作を示すタ
イムチャートである。制御信号入力回路５の各々の制御
リレーＲＡ、ＲＢ、ＲＣには、３重系システムの各系か
ら、タイミングｔ１で「１」になりタイミングｔ２で
「０」になる制御信号がそれぞれ入力される。制御リレ
ーＲＡ、ＲＢ、ＲＣは制御信号が入力されると動作す
る。
イムチャートである。制御信号入力回路５の各々の制御
リレーＲＡ、ＲＢ、ＲＣには、３重系システムの各系か
ら、タイミングｔ１で「１」になりタイミングｔ２で
「０」になる制御信号がそれぞれ入力される。制御リレ
ーＲＡ、ＲＢ、ＲＣは制御信号が入力されると動作す
る。
【００３９】多数決出力回路６は、３系の制御信号うち
２系の制御信号が入力されたときに制御指令信号を制御
機器２に出力する。また、リードバック回路９は各系の
制御リレーの複数の接点と連動する接点をリードバック
出力として故障検出回路１１に出力する。
２系の制御信号が入力されたときに制御指令信号を制御
機器２に出力する。また、リードバック回路９は各系の
制御リレーの複数の接点と連動する接点をリードバック
出力として故障検出回路１１に出力する。
【００４０】これにより、多数決出力回路６のリレー接
点がＯＮ側故障したときは、その接点が連動してリード
バック回路９の接点がＯＮとなるので、故障検出回路１
１は制御リレーのフェールアウト側の故障を検出するこ
とが可能となる。例えば、図５の接点ＲＡ１が溶着等に
よりＯＮ側故障した場合、接点ＲＡ３もＯＮ側に固定さ
れるので、Ａ系リードバック出力が図６の破線部分で検
出されることになる。これにより、Ａ系の制御リレーの
故障を検出する。
点がＯＮ側故障したときは、その接点が連動してリード
バック回路９の接点がＯＮとなるので、故障検出回路１
１は制御リレーのフェールアウト側の故障を検出するこ
とが可能となる。例えば、図５の接点ＲＡ１が溶着等に
よりＯＮ側故障した場合、接点ＲＡ３もＯＮ側に固定さ
れるので、Ａ系リードバック出力が図６の破線部分で検
出されることになる。これにより、Ａ系の制御リレーの
故障を検出する。
【００４１】一方、信号検出回路１０は多数決出力回路
６からの出力信号電流を検出する。つまり、故障検出回
路１１は多数決出力回路６の出力信号である電流が流れ
なくなったことを検出することで、制御機器２側のリレ
ー故障や制御回線切断時の故障を検知できる。
６からの出力信号電流を検出する。つまり、故障検出回
路１１は多数決出力回路６の出力信号である電流が流れ
なくなったことを検出することで、制御機器２側のリレ
ー故障や制御回線切断時の故障を検知できる。
【００４２】以上のように、この第３の実施の形態で
は、３重系システムの多数決出力を行いつつ、各系の制
御リレーだけでなく制御機器２側の故障をも検出するこ
とができる。
は、３重系システムの多数決出力を行いつつ、各系の制
御リレーだけでなく制御機器２側の故障をも検出するこ
とができる。
【００４３】
【発明の効果】以上述べたように、本発明によれば、簡
単な回路構成で、３重系システムの多数決出力を行いつ
つ、また各系の制御リレーや制御機器側の故障を検出す
ることができるフェールセーフ出力装置を得ることがで
きる。
単な回路構成で、３重系システムの多数決出力を行いつ
つ、また各系の制御リレーや制御機器側の故障を検出す
ることができるフェールセーフ出力装置を得ることがで
きる。
【図１】図１は、本発明の第１の実施の形態を示す構成
図である。
図である。
【図２】図２は、本発明の第１の実施の形態の動作を示
すタイムチャートである。
すタイムチャートである。
【図３】図３は、本発明の第２の実施の形態を示す構成
図である。
図である。
【図４】図４は、本発明の第２の実施の形態の動作を示
すタイムチャートである。
すタイムチャートである。
【図５】図５は、本発明の第３の実施の形態を示す構成
図である。
図である。
【図６】図６は、本発明の第３の実施の形態の動作を示
すタイムチャートである。
すタイムチャートである。
【図７】図７は、従来例の構成図である。
１ フェールセーフ出力装置 ２ 制御機器 ３ 多数決部 ４ フェールセーフリレードライバ ５ 制御信号入力回路 ６ 多数決出力回路 ７ 制御電源 ８ 信号検出回路 ９ リードバック回路 １０ 信号検出回路 １１ 故障検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲田 昭夫 東京都府中市東芝町１番地 株式会社東芝 府中工場内
Claims (5)
- 【請求項１】 ３重系システムからの各系の制御信号を
順次遅延させて入力する制御信号入力回路と、前記３重
系システムからの制御信号のうちいずれかの２つの系の
制御信号が一致したときに制御機器に制御指令信号を出
力する多数決出力回路と、前記多数決出力回路からの制
御指令信号の有無を検出する信号検出回路と、前記制御
信号入力回路への各系の制御信号の入力状態と前記信号
検出回路が検出した制御指令信号とを比較して前記多数
決回路の故障を検出する故障検出回路とを備えたことを
特徴とするフェールセーフ出力装置。 - 【請求項２】 前記制御信号入力回路は、前記３重系シ
ステムからの各系の制御信号を各系に対応する３個のそ
れぞれの制御リレーに順次遅延させて入力し、前記多数
決出力回路は、前記３個の制御リレーのうちの２個の制
御リレーの組み合わせでその２個の制御リレーの接点を
直列接続した３個の判定回路を並列接続して構成され前
記３個の判定回路のうちのいずれかの判定回路における
直列接点の双方が閉成したとき前記制御機器に制御指令
信号を出力し、前記信号検出回路は、前記判定回路の直
列接点の双方が閉成したときに流れる電流をそれぞれの
電流検出器で検出して前記各々の判定回路の前記制御指
令信号を個別に検出し、前記故障検出回路は、前記それ
ぞれの制御リレーへの各系の制御信号の入力状態と前記
信号検出回路が個別に検出した前記各々の判定回路の制
御指令信号とを比較して前記それぞれの制御リレーの接
点の閉成故障を検出するようにしたことを特徴とする請
求項１に記載のフェールセーフ出力装置。 - 【請求項３】 ３重系システムからの各系の制御信号を
同時に入力する制御信号入力回路と、前記３重系システ
ムからの制御信号に対応して開閉する接点を備えこの接
点の状態から前記３重系システムからの制御信号のうち
いずれかの２つの系の制御信号が一致したときに制御機
器に制御指令信号を出力する多数決出力回路と、前記接
点に連動して動作するリードバック回路と、前記制御信
号入力回路への各系の制御信号の入力状態と前記リード
バック回路の動作状態とを比較して前記多数決回路の故
障を検出する故障検出回路とを備えたことを特徴とする
フェールセーフ出力装置。 - 【請求項４】 前記制御信号入力回路は、前記３重系シ
ステムからの各系の制御信号を各系に対応する３個のそ
れぞれの制御リレーに入力し、前記多数決出力回路は、
前記接点として前記３個の制御リレーの接点を備え、こ
れら接点のうちの２個の制御リレーの組み合わせでその
２個の制御リレーの接点を直列接続した３個の判定回路
を並列接続して構成され前記３個の判定回路のうちのい
ずれかの判定回路における直列接点の双方が閉成したと
き前記制御機器に制御指令信号を出力し、前記リードバ
ック回路は、前記判定回路を構成する前記各々の制御リ
レーの複数の接点と連動して開閉する接点を備え、前記
故障検出回路は、前記制御信号入力回路への各系の制御
信号の入力状態と前記リードバック回路からの接点開閉
状態とを比較して前記制御リレーの接点の閉成故障を検
出するようにしたことを特徴とする請求項３に記載のフ
ェールセーフ出力装置。 - 【請求項５】 前記多数決出力回路からの制御指令信号
の有無を検出する信号検出回路を設けたことを特徴とす
る請求項３に記載のフェールセーフ出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16494497A JPH10340101A (ja) | 1997-06-09 | 1997-06-09 | フェールセーフ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16494497A JPH10340101A (ja) | 1997-06-09 | 1997-06-09 | フェールセーフ出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340101A true JPH10340101A (ja) | 1998-12-22 |
Family
ID=15802825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16494497A Pending JPH10340101A (ja) | 1997-06-09 | 1997-06-09 | フェールセーフ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340101A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694511B1 (ko) | 2004-12-24 | 2007-03-13 | 한국철도기술연구원 | 무선열차제어시스템 차상자의 다수결방식 결함억제장치 |
| US8203361B2 (en) | 2007-09-14 | 2012-06-19 | Fujitsu Limited | Circuit system including first circuit sub-system, second circuit sub-system and bidirectional bus, circuit sub-system and method |
| KR101234939B1 (ko) * | 2011-03-31 | 2013-02-19 | 주식회사 포스코아이씨티 | 열차 제어 모듈 및 이를 포함하는 신호 장치 |
| JP2019056307A (ja) * | 2017-09-19 | 2019-04-11 | 株式会社東芝 | タービン保護装置およびタービン保護装置の診断方法 |
| JP2020095603A (ja) * | 2018-12-14 | 2020-06-18 | 三菱電機株式会社 | 制御装置 |
-
1997
- 1997-06-09 JP JP16494497A patent/JPH10340101A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694511B1 (ko) | 2004-12-24 | 2007-03-13 | 한국철도기술연구원 | 무선열차제어시스템 차상자의 다수결방식 결함억제장치 |
| US8203361B2 (en) | 2007-09-14 | 2012-06-19 | Fujitsu Limited | Circuit system including first circuit sub-system, second circuit sub-system and bidirectional bus, circuit sub-system and method |
| JP5035349B2 (ja) * | 2007-09-14 | 2012-09-26 | 富士通株式会社 | 回路、その制御方法 |
| KR101234939B1 (ko) * | 2011-03-31 | 2013-02-19 | 주식회사 포스코아이씨티 | 열차 제어 모듈 및 이를 포함하는 신호 장치 |
| JP2019056307A (ja) * | 2017-09-19 | 2019-04-11 | 株式会社東芝 | タービン保護装置およびタービン保護装置の診断方法 |
| JP2020095603A (ja) * | 2018-12-14 | 2020-06-18 | 三菱電機株式会社 | 制御装置 |
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