JP2021033600A

JP2021033600A - デジタル出力装置

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Publication number: JP2021033600A
Application number: JP2019152594A
Authority: JP
Inventors: 正信小野; Masanobu Ono
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2019-08-23
Filing date: 2019-08-23
Publication date: 2021-03-01
Anticipated expiration: 2039-08-23
Also published as: JP7186679B2

Abstract

【課題】２系統の出力部が互いに出力系と待機系とに切り替わるデジタル出力装置において、２系統の出力部が同時に出力系となる期間に２系統の出力部から同時にデジタルデータが出力された場合でも正常なデジタルデータを出力できる。
【解決手段】デジタル出力端子にワイヤードオア接続された２系統の出力部は、系切替部４１、制御状態出力部４２およびデータ出力部４３をそれぞれ備えている。データ出力部は、自系状態信号が出力中を示す信号から待機中を示す信号へ切り替わるときは待機中を示す信号を遅延させて出力し、自系状態信号が待機中を示す信号から出力中を示す信号に切り替わるときは出力中を示す信号を即座に出力するタイミング調整部４３２と、タイミング調整部から出力された信号とデジタルデータとが入力される論理回路と、当該論理回路の出力が入力されるリレー４３４とを備えている。
【選択図】図１

Description

本願は、デジタル出力装置に関する。

電力プラントなどの制御装置においては、信頼性向上および稼働率向上のために信号経路などの二重化が行われている。例えば、二重化されたデジタル出力装置は、同じデジタルデータを出力する２系統の出力部を備えており、一方の系統の出力部を出力系として稼働させているときに他方の系統の出力部を待機系として待機させている。このように構成されたデジタル出力装置においては、仮に出力系で故障が発生した場合、デジタルデータの出力が停止することを防ぐために即座にデジタルデータの出力を出力系から待機系に切り替えることが行われる。このようなデジタル出力装置においては、２系統の出力部の系間における信号伝達の遅延および出力部内の機器間における信号伝達の遅延などに起因して、２系統の出力部が互いに出力系と待機系とに切り替わるときにデジタルデータの出力が途切れる場合がある。

２系統の出力部が互いに出力系と待機系とに切り替わるときにデジタルデータの出力が途切れることを防ぐために、従来のデジタル出力装置は、２系統の出力部が同時に出力系となる期間を設けるためのタイミング調整部をそれぞれの出力部に備えている。タイミング調整部では、出力部の状態を示す信号と当該信号が遅延回路で遅延された信号とが論理回路に入力され、出力部の状態を示す信号が切り替わるタイミングが調整された信号が論理回路から出力される。ここで、出力部の状態を示す信号とは、その出力部が出力系か待機系かを示す信号であり、例えば出力系であればＬ、待機系であればＨとなるデジタル信号である。２系統の出力部のそれぞれのタイミング調整部から出力される出力部の状態を示す信号は、２つのスリーステートバッファにそれぞれ制御信号として入力される。２つのスリーステートバッファにはそれぞれデジタルデータが入力され、制御信号に基づいてそのデジタルデータを出力する。２つのスリーステートバッファの出力はワイヤードオア接続されている（例えば、特許文献１参照）。

特開平７−２８１９１８号公報

従来のデジタル出力装置においては、２系統の出力部が互いに出力系と待機系とに切り替わるときに２系統の出力部が同時に出力系となる期間がある。このとき、２つのスリーステートバッファから同時にデジタルデータが出力される。２つのスリーステートバッファの出力はワイヤードオア接続されているので、２系統の出力部が互いに出力系と待機系とに切り替わるときにデジタルデータの出力が途切れることはない。

しかしながら、スリーステートバッファは出力インピーダンスが低いので、２つのスリーステートバッファから同時にデジタルデータが出力された場合、出力されたデジタルデータ同士が衝突して中間電位となるなどして正常なデジタルデータを出力できない場合がある。

本願は、上述の課題を解決するためになされたもので、２系統の出力部が互いに出力系と待機系とに切り替わるときに２系統の出力部から同時にデジタルデータが出力された場合でも正常なデジタルデータを出力できるデジタル出力装置を提供することを目的とする。

本願に係るデジタル出力装置は、デジタル出力端子にワイヤードオア接続された２系統の出力部と２系統の出力部にデジタルデータの出力を指令する制御部とを備え、２系統の出力部が出力系と待機系とに切り替わるデジタル出力装置である。そして、２系統の出力部は、系切替部、制御状態出力部およびデータ出力部をそれぞれ備えており、系切替部は、他系制御可否信号および他系状態信号の入力信号に基づいて当該出力部の出力系と待機系とを切り替え、当該出力部の系内制御可否信号および系内状態信号を制御状態出力部に出力し、制御状態出力部は、ハードウェア監視信号、系内制御可否信号および系内状態信号の入力信号に基づいて自系制御可否信号および自系状態信号を出力する。さらに、データ出力部は、自系状態信号が出力中を示す信号から待機中を示す信号へ切り替わるときは待機中を示す信号を遅延させて出力し、自系状態信号が待機中を示す信号から出力中を示す信号に切り替わるときは出力中を示す信号を即座に出力するタイミング調整部と、タイミング調整部から出力された信号とデジタルデータとが入力される論理回路と、論理回路の出力が入力されデジタルデータを出力するリレーとを備えている。

本願のデジタル出力装置は、タイミング調整部が出力する信号とデジタルデータとが入力される論理回路と、論理回路の出力が入力されデジタルデータを出力するリレーとを備えているので、２系統の出力部が互いに出力系と待機系とに切り替わるときに２系統の出力部から同時にデジタルデータが出力された場合でも正常なデジタルデータを出力することができる。

実施の形態１に係るデジタル出力装置の構成図である。実施の形態１に係るタイミング調整部の構成図である。実施の形態１に係るタイミング調整部の特性図である。実施の形態１に係るデジタル出力装置の信号の特性図である。実施の形態１に係るデジタル出力装置の信号の特性図である。

以下、本願を実施するための実施の形態に係るデジタル出力装置について図面を参照して詳細に説明する。なお、各図において同一符号は同一もしくは相当部分を示している。

実施の形態１．
図１は、実施の形態１に係るデジタル出力装置の構成図である。本実施の形態のデジタル出力装置１は、制御部２とベースカード３とＬ系カード４とＲ系カード５とを備えている。Ｌ系カード４とＲ系カード５とは同じデジタルデータを出力する機能を備えた２系統の出力部であり、Ｌ系カード４の構成とＲ系カード５の構成とは同じである。このデジタル出力装置１は、同じデジタルデータを出力するＬ系カード４とＲ系カード５とで二重化された構成であり、一方の系カードを出力系として稼働させているときに他方の系カードを待機系として待機させている。

制御部２は、状態監視部２１と出力指令部２２とを備えている。状態監視部２１は、Ｌ系カード４およびＲ系カード５の状態を監視すると共にＬ系カード４およびＲ系カード５に待機指示を送る。出力指令部２２は、Ｌ系カード４およびＲ系カード５に同じ出力指令を与える。制御部２とＬ系カード４およびＲ系カード５との間の信号の送受信は、ベースカード３を経由して行われる。

Ｌ系カード４の構成とＲ系カード５の構成とは同じであるため、Ｌ系カード４の構成について説明する。Ｌ系カード４は、系切替部４１と制御状態出力部４２とデータ出力部４３とを備えている。系切替部４１は、状態監視部２１が出力する待機指示と、Ｒ系カード５から送られてくる他系制御可否信号および他系状態信号とが入力される。また、系切替部４１は、系内制御可否信号および系内状態信号を制御状態出力部４２に出力する。

制御状態出力部４２は、Ｌ系カード４のハードウェアの状況を監視するハードウェア監視部（以下、ＨＷ監視部と記す）４２１と第１のＡＮＤ回路４２２と第２のＡＮＤ回路４２３とを備えている。第１のＡＮＤ回路４２２は、系切替部４１から出力された系内制御可否信号とＨＷ監視部４２１が出力するハードウェア監視信号（以下、ＨＷ監視信号と記す）とが入力され、自系制御可否信号を出力する。第２のＡＮＤ回路４２３は、系切替部４１から出力された系内状態信号と第１のＡＮＤ回路４２２が出力する自系制御可否信号とが入力され、自系状態信号を出力する。

ここで、Ｌ系カード４で扱われる各信号について説明する。これらの信号は２値化されたデジタル信号であり、ＨまたはＬのどちらか一方である。系内制御可否信号、自系制御可否信号および他系制御可否信号はその系カードが出力可能であるか否かを示す信号であり、Ｈは出力可能、Ｌは出力不可を示す。系内状態信号、自系状態信号および他系状態信号はその系カードの状態を示す信号であり、Ｈは出力中、Ｌは待機中を示す。ＨＷ監視信号は、その系カードのハードウェアの状況を示す信号であり、Ｈは正常、Ｌは異常を示す。

系切替部４１は、入力される他系制御可否信号がＬ（出力不可）の場合は直ちにＨ（出力可能）の系内制御可否信号を出力すると共に、入力される他系状態信号がＬ（待機中）の場合は直ちにＨ（出力中）の系内状態信号を出力する。制御状態出力部４２の第１のＡＮＤ回路４２２は、入力される系内制御可否信号およびＨＷ監視信号が共にＨのときに自系制御可否信号としてＨ（出力可能）を出力し、それ以外のときはＬ（出力不可）を出力する。また、第２のＡＮＤ回路４２３は、入力される系内状態信号および自系制御可否信号が共にＨのときに自系状態信号としてＨ（出力中）を出力し、それ以外のときはＬ（待機中）を出力する。
なお、Ｌ系カード４とＲ系カード５とが共に出力可能な状態である場合は、先にＨ（出力中）の自系状態信号を送信した方が出力系となり、もう一方は待機系となる。

データ出力部４３は、データ受信部４３１とタイミング調整部４３２とＮＡＮＤ回路４３３とリレー４３４とを備えている。データ受信部４３１は、出力指令部２２が出力する出力指令が入力され、出力指令に基づいたデジタルデータである出力信号を出力する。タイミング調整部４３２は、自系状態信号が入力されタイミング調整信号を出力する。タイミング調整部４３２は、自系状態信号がＬ（待機中）からＨ（出力中）に切り替わるときは即座にＨ（出力中）を、自系状態信号がＨ（出力中）からＬ（待機中）に切り替わるときは一定時間の遅延をもたせてＬ（待機中）をタイミング調整信号として出力する。タイミング調整部４３２の構成およびその動作については後述する。ＮＡＮＤ回路４３３は、出力信号とタイミング調整信号とが入力され、出力信号およびタイミング調整信号が共にＨのときにＬを、それ以外のときはＨを出力する。リレー４３４は、一方の端部が電流源１１に接続され他方の端部がＮＡＮＤ回路４３３の出力に接続されたコイル１２と、このコイル１２に対向して配置されたスイッチ１３とで構成されている。スイッチ１３は、機械的なスイッチであり、コイル１２の電磁力でオンオフされる。リレー４３４は、ＮＡＮＤ回路４３３からＨが入力されたときは、スイッチ１３を開き、ＮＡＮＤ回路４３３からＬが入力されたときは、スイッチ１３を閉じる。リレー４３４は、スイッチ１３が閉じられたとき（オン）はデジタルデータを出力し、スイッチ１３が開かれたとき（オフ）はデジタルデータを出力しない。リレー４３４の出力は、ベースカード３の出力端子３１に出力される。出力端子３１の一方の端子は基準電位となるグラウンドに接続されており、出力端子３１の他方の端子は抵抗３２を経由して電源３３に接続されている。つまり、出力端子３１は、端子間が短絡されたときはＬとなり、端子間が開放されたときはＨとなるデジタル出力端子である。

Ｒ系カード５の構成はＬ系カード４の構成と同じであり、Ｒ系カード５のリレー４３４の出力はベースカード３の出力端子３１に出力される。Ｌ系カード４のリレー４３４の出力とＲ系カード５のリレー４３４の出力とはベースカード３においてワイヤードオア接続されている。デジタル出力端子である出力端子３１からの出力は、両方のリレー４３４からデジタルデータが出力された場合、そのデータが共にＬの場合はＬとなり、どちらか一方のリレー４３４から出力されたデジタルデータがＨの場合はＨとなる。

図２は、タイミング調整部４３２の構成図である。タイミング調整部４３２は、第１の抵抗１４と、トランジスタ１５と、電流源１６とトランジスタ１５のコレクタとの間に接続された第２の抵抗１７と、トランジスタ１５のコレクタに接続されたシュミットトリガインバータ１８と、シュミットトリガインバータ１８の出力側に接続されたコンデンサ１９とを備えている。タイミング調整部４３２には自系状態信号が入力される。タイミング調整部４３２は、第１の抵抗１４とトランジスタ１５とで自系状態信号を論理反転させ、シュミットトリガインバータ１８で系の状態を示す信号が切り替わるタイミングが調整されてタイミング調整信号を出力する。

図３は、タイミング調整部４３２における自系状態信号、トランジスタ１５の出力およびタイミング調整信号の関係を示す特性図である。自系状態信号がＨ（出力中）からＬ（待機中）へ切り替わるときは、第２の抵抗１７とコンデンサ１９とで構成されたＲＣフィルタでタイミングが調整され、トランジスタ１５の出力は自系状態信号の急峻な立ち下りに対してゆっくり立ち上がる。そのため、シュミットトリガインバータ１８から出力されるタイミング調整信号は、トランジスタ１５の出力がＨに達するまでＨを維持する。その結果、タイミング調整信号がＨ（出力中）からＬ（待機中）に切り替わる時間を遅延させることができる。一方、自系状態信号がＬ（待機中）からＨ（出力中）へ切り替わるときは、トランジスタ１５の出力は即座にＨからＬに切り替わるため、シュミットトリガインバータ１８から出力されるタイミング調整信号も即座にＬからＨに切り替わる。第２の抵抗１７とコンデンサ１９とで構成されたＲＣフィルタの時定数を調整することで、出力されるタイミング調整信号において、Ｈ（出力中）からＬ（待機中）に切り替わる遅延時間を調整することができる。

本実施の形態のデジタル出力装置１の動作について説明する。
Ｌ系カード４が出力中でＲ系カード５が待機中と仮定する。Ｌ系カード４の系切替部４１が状態監視部２１から待機指示を受ける、または自系が出力できない状態となったと検知すると、系切替部４１はＬ（出力不可）の系内制御可否信号およびＬ（待機中）の系内状態信号を制御状態出力部４２に出力する。制御状態出力部４２の第１のＡＮＤ回路４２２は、Ｌ（出力不可）の入力に基づいてＬ（出力不可）の自系制御可否信号を出力する。なお、制御状態出力部４２の第１のＡＮＤ回路４２２は、系切替部４１からＬの信号が入力されていなくても、ＨＷ監視部４２１からＬ（異常）の信号が入力された場合はＬ（出力不可）の自系制御可否信号を出力する。制御状態出力部４２の第２のＡＮＤ回路４２３は、Ｌ（待機中）の入力とＬ（出力不可）との入力に基づいてＬ（待機中）の自系状態信号を出力する。制御状態出力部４２から出力された自系制御可否信号および自系状態信号は、Ｒ系カード５に送られる。L系カード４からＲ系カード５に送られた自系制御可否信号および自系状態信号は、Ｒ系カード５においては他系制御可否信号および他系状態信号にそれぞれ該当する。

Ｌ系カード４のタイミング調整部４３２は、Ｈ（出力中）からＬ（待機中）に切り替わる自系状態信号が入力されるが、図３に示したように、出力はすぐにＬ（待機中）とはならず遅延してＬ（待機中）となる。したがって、Ｌ系カード４は、自系状態信号がＬ（待機中）となってもしばらくの期間はデジタルデータの出力を継続する。

一方、Ｒ系カード５の系切替部４１は、Ｌ（出力不可）の他系制御可否信号およびＬ（待機中）の他系状態信号が入力されるので、直ちにＨ（出力可能）の系内制御可否信号およびＨ（出力中）の系内状態信号をＲ系カード５の制御状態出力部４２へ出力する。Ｒ系カード５の制御状態出力部４２は、Ｈ（出力可能）の系内制御可否信号およびＨ（出力中）の系内状態信号が入力されると、Ｈ（出力可能）の自系制御可否信号およびＨ（出力中）の自系状態信号を出力する。Ｒ系カード５のタイミング調整部４３２は、Ｌ（待機中）からＨ（出力中）に切り替わる自系状態信号が入力されると、図３に示したように、出力は即座にＨ（出力中）となる。その結果、Ｒ系カード５は直ちにデジタルデータの出力を開始する。

図４は、デジタル出力装置１の信号を示す特性図である。本実施の形態のデジタル出力装置１の動作について図４を用いてさらに詳細に説明する。Ｌ系カード４のＨＷ監視部４２１が出力するＨＷ監視信号がＨ（正常）からＬ（異常）に切り替わったとする。そのため、Ｌ系カード４の自系制御可否信号は、Ｈ（出力可能）からＬ（出力不可）に切り替わる。自系制御可否信号の切り替わりを受けて、カード内のハードウェア遅延時間（以下、ＨＷ遅延時間と記す）を経て自系状態信号は、Ｈ（出力中）からＬ（待機中）に切り替わる。自系状態信号の切り替わりを受けて、タイミング調整部においてタイミング調整信号はＨ（出力中）からＬ（待機中）に切り替わるが、このとき図３に示した遅延によって、ＨからＬに切り替わるまでに遅延が発生する。リレーは、タイミング調整信号の切り替わりを受けて、オンからオフに切り替わる。このとき、リレーの切り替わりに要する時間（リレー切替時間）に起因して切り替わるタイミングは多少変動する。

次に、Ｒ系カード５における信号について説明する。Ｌ系カード４の自系制御信号は系間のＨＷ遅延時間を経てＲ系カード５には他系制御可否信号として入力される。他系制御可否信号の切り替わりを受けて、Ｒ系カード５の自系制御可否信号は、Ｌ（出力不可）からＨ（出力可能）に切り替わる。自系制御可否信号の切り替わりを受けて、カード内のＨＷ遅延時間を経て自系状態信号は、Ｌ（待機中）からＨ（出力中）に切り替わる。自系状態信号の切り替わりを受けて、タイミング調整部においてタイミング調整信号はＬ（待機中）からＨ（出力中）に切り替わるが、このとき図３に示したように、ＬからＨへの切り替わりは即座に行われる。リレーは、タイミング調整信号の切り替わりを受けて、オフからオンに切り替わる。このとき、リレーの切り替わりに要する時間（リレー切替時間）に起因して切り替わりのタイミングは多少変動する。

図４に示すように、Ｌ系カード４のリレーとＲ系カード５のリレーとが同時にオンとなる期間が存在する。ベースカード３の出力端子３１は、Ｌ系カード４のリレーの出力とＲ系カード５のリレーの出力とがワイヤードオア接続されている。したがって、出力端子の出力は、２つのリレーからの出力が重なっても両方のリレーから出力されたデジタルデータが共にＬの場合はＬとなり、どちらか一方のリレーから出力されたデジタルデータがＨの場合はＨとなる。その結果、Ｌ系カード４が故障してデジタルデータの出力がＬ系カード４の出力からＲ系カード５の出力へ切り替わった場合でも、出力端子の出力が途切れることはない。

また、Ｌ系カード４のリレーとＲ系カード５のリレーとが同時にオンとなっても、出力端子３１に接続された電源３３から抵抗３２を経由してＬ系カード４のリレー４３４のスイッチ１３およびＲ系カード５のリレー４３４のスイッチ１３に電流が流れるので、出力端子３１はＬに固定され、出力されたデジタルデータ同士が衝突して中間電位となることはない。

図５は、比較のためにタイミング調整部を備えていないデジタル出力装置の信号を示す特性図である。詳細な説明は省略するが、タイミング調整部を備えていないデジタル出力装置では、Ｌ系カード４において自系状態信号がＨ（出力中）からＬ（待機中）に切り替わると、カード内のＨＷ遅延時間を経てすぐにリレーがオンからオフに切り替わる。また、Ｒ系カード５において、自系状態信号がＬ（待機中）からＨ（出力中）に切り替わると、カード内のＨＷ遅延時間を経てすぐにリレーがオフからオンに切り替わる。しかしながら、タイミング調整部を備えていないデジタル出力装置では、系間のＨＷ遅延時間、カード内のＨＷ遅延時間およびリレーの切り替わりに要する時間などに起因して、Ｌ系カード４のリレーがオンからオフに切り替わってからＲ系カード５のリレーがオフからオンに切り替わるまでに遅れが生じる。その結果、図５に示すように、出力端子の出力には、Ｌ系カード４のリレーとＲ系カード５のリレーとが同時にオフとなる期間が発生する。その結果、Ｌ系カード４が故障してデジタルデータの出力がＬ系カード４の出力からＲ系カード５の出力へ切り替わった場合に、出力端子の出力に途切れる期間が発生する。

上述のように、本実施の形態のデジタル出力装置はタイミング調整部を備えているので、出力端子の出力がＬ系カード４の出力からＲ系カード５の出力へ切り替わった場合でも、デジタルデータの出力が途切れることはない。その結果、このデジタル出力装置の信頼性および稼働率が向上する。

また、本実施の形態のデジタル出力装置においては、Ｌ系カードのリレーの出力とＲ系カードのリレーの出力とがワイヤードオア接続されているので、２系統の出力部から同時にデジタルデータが出力された場合でも正常なデジタルデータを出力することができる。

なお、本実施の形態の自系状態信号において、出力中を示す信号をＨとし待機中を示す信号をＬとしたが、逆に出力中を示す信号をＬとし待機中を示す信号をＨとしてもよい。その場合は、データ出力部４３のＮＡＮＤ回路４３３をＡＮＤ回路に置き換えればよい。

実施の形態２．
実施の形態１のデジタル出力装置では、データ出力部のリレーを一方の端部が電流源に接続され他方の端部が論理回路の出力に接続されたコイルと、このコイルに対向して配置された機械的なスイッチとで構成していた。実施の形態２のデジタル出力装置においては、データ出力部のリレーをフォトカプラなどの半導体リレー、オープンコレクタ接続となるトランジスタ、およびオープンドレイン接続となるＦＥＴのいずれかで構成したものである。

このように構成されたデジタル出力装置においては、データ出力部のリレーをフォトカプラなどの半導体リレー、オープンコレクタ接続となるトランジスタ、およびオープンドレイン接続となるＦＥＴのいずれかで構成しているので、出力したデジタル信号同士が衝突して中間電位となることを防止することができる。

本願は、様々な例示的な実施の形態が記載されているが、１つまたは複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１デジタル出力装置、２制御部、３ベースカード、４Ｌ系カード、５Ｒ系カード、１１電流源、１２コイル、１３スイッチ、１４第１の抵抗、１５トランジスタ、１６電流源、１７第２の抵抗、１８シュミットトリガインバータ、１９コンデンサ、２１状態監視部、２２出力指令部、３１出力端子、３２抵抗、３３電源、４１系切替部、４２制御状態出力部、４３データ出力部、４２１ＨＷ監視部、４２２第１のＡＮＤ回路、４２３第２のＡＮＤ回路、４３１データ受信部、４３２タイミング調整部、４３３ＮＡＮＤ回路、４３４リレー。

Claims

デジタル出力端子にワイヤードオア接続された２系統の出力部と２系統の前記出力部にデジタルデータの出力を指令する制御部とを備え、２系統の前記出力部が互いに出力系と待機系とに切り替わるデジタル出力装置であって、
２系統の前記出力部は、系切替部、制御状態出力部およびデータ出力部をそれぞれ備えており、
前記系切替部は、他系制御可否信号および他系状態信号の入力信号に基づいて当該出力部の出力系と待機系とを切り替え、当該出力部の系内制御可否信号および系内状態信号を前記制御状態出力部に出力し、
前記制御状態出力部は、ハードウェア監視信号、前記系内制御可否信号および前記系内状態信号の入力信号に基づいて自系制御可否信号および自系状態信号を出力し、
前記データ出力部は、前記自系状態信号が出力中を示す信号から待機中を示す信号へ切り替わるときは待機中を示す信号を遅延させて出力し、前記自系状態信号が待機中を示す信号から出力中を示す信号に切り替わるときは出力中を示す信号を即座に出力するタイミング調整部と、前記タイミング調整部から出力された信号と前記デジタルデータとが入力される論理回路と、当該論理回路の出力が入力され前記デジタルデータを出力するリレーとを備えたことを特徴とするデジタル出力装置。
前記自系状態信号は前記出力部の状態を示す２値化されたデジタル信号であり、前記自系状態信号において、Ｈを前記出力部が出力中を示す信号としＬを前記出力部が待機中を示す信号とする場合は前記論理回路はＮＡＮＤ回路であり、前記自系状態信号において、Ｈを前記出力部が待機中を示す信号としＬを前記出力部が出力中を示す信号とする場合は前記論理回路はＡＮＤ回路であることを特徴とする請求項１に記載のデジタル出力装置。
前記リレーは、一方の端部が電流源に接続され他方の端部が前記論理回路の出力に接続されたコイルと、当該コイルに対向して配置されたスイッチとで構成されたことを特徴とする請求項１または２に記載のデジタル出力装置。
前記リレーは、半導体リレー、オープンコレクタ接続となるトランジスタ、およびオープンドレイン接続となるＦＥＴのいずれかであることを特徴とする請求項１または２に記載のデジタル出力装置。
前記タイミング調整部は、トランジスタと、前記トランジスタのコレクタに接続されたシュミットトリガインバータと、電流源と前記トランジスタのコレクタとの間に接続された抵抗と、前記シュミットトリガインバータの出力側と前記抵抗との間に接続されたコンデンサとで構成されていることを特徴とする請求項１から４のいずれか１項に記載のデジタル出力装置。