JPS6017533A - ダブルバツフア切換制御装置 - Google Patents
ダブルバツフア切換制御装置Info
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- JPS6017533A JPS6017533A JP12409983A JP12409983A JPS6017533A JP S6017533 A JPS6017533 A JP S6017533A JP 12409983 A JP12409983 A JP 12409983A JP 12409983 A JP12409983 A JP 12409983A JP S6017533 A JPS6017533 A JP S6017533A
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- JP
- Japan
- Prior art keywords
- buffer
- data transfer
- data
- circuit
- transfer
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、２ラインバツフアを用いてデータのＤＭＡ転
送を行なうのに好適なダブルバッファ切換制御装置に関
する。
送を行なうのに好適なダブルバッファ切換制御装置に関
する。
コンピュータのメモリ装置と入出力装置間でデータ転送
を行なう方式には、ＣＰＵ（７’ロセツサ）を経由して
行う方式と、ＣＰＵを介さず直接メモリ装置との間でデ
ータ転送を行うＤＭＡ （直接メモリアクセス）方式と
が知られている。
を行なう方式には、ＣＰＵ（７’ロセツサ）を経由して
行う方式と、ＣＰＵを介さず直接メモリ装置との間でデ
ータ転送を行うＤＭＡ （直接メモリアクセス）方式と
が知られている。
前者ｉｄ ＣＰＵを介し入出力命令によって一単位ずつ
転送するのに対し、後者ではＣＰＵを介さず直接メモリ
装置と入出力装置間で必要なデータを連続して転送する
。従って、後者の方が前者に比べてプ′−夕の高速転送
が可能となる。そこで、最近ではミニコンやマイコンに
もこのＤＭＡ方式が取り入れられるようになってきた。
転送するのに対し、後者ではＣＰＵを介さず直接メモリ
装置と入出力装置間で必要なデータを連続して転送する
。従って、後者の方が前者に比べてプ′−夕の高速転送
が可能となる。そこで、最近ではミニコンやマイコンに
もこのＤＭＡ方式が取り入れられるようになってきた。
第１図は２ラインのバッファＡ、Ｂを切換えてＤＭＡデ
ータ転送を行なう従来構成を、第２図はそのタイミング
チャートを、第３図はそのフロチャートを示したもので
ある。バッファＡ、Ｂは一方がメモリＭに接続されると
きは、他方はＧＰＩＢ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓ
ｅ Ｉｎｔｅｒｆａｃｅ Ｂｕｓ ）に接続されるよう
にスイッチＳＷｉ ｒ ＳＷ２が切換えられる。また、
データの転送方向は双方向である。
ータ転送を行なう従来構成を、第２図はそのタイミング
チャートを、第３図はそのフロチャートを示したもので
ある。バッファＡ、Ｂは一方がメモリＭに接続されると
きは、他方はＧＰＩＢ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓ
ｅ Ｉｎｔｅｒｆａｃｅ Ｂｕｓ ）に接続されるよう
にスイッチＳＷｉ ｒ ＳＷ２が切換えられる。また、
データの転送方向は双方向である。
この動作は、まず、第３図（−）に示す如くメインルー
チンにてデータ伝送モード、すなわち・タツファの長さ
くＡ４長、Ｂ４便等）を指定ｔ〜、デー タの方向及び
バッフ・アの接続を設定する。いまデータの転送方向１
：ＧＰＩＢよりメモリＭ側に向うものと（〜、彫−初、
図示のように、スイッチＳ Ｗ＋及びＳＷ２はａ側１、
ずなわちＧＰＩＢけバッファＡに、メモリＭはバッファ
Ｂに接続されてデータがメモＩＪ Ｍに転送されるもの
とする。
チンにてデータ伝送モード、すなわち・タツファの長さ
くＡ４長、Ｂ４便等）を指定ｔ〜、デー タの方向及び
バッフ・アの接続を設定する。いまデータの転送方向１
：ＧＰＩＢよりメモリＭ側に向うものと（〜、彫−初、
図示のように、スイッチＳ Ｗ＋及びＳＷ２はａ側１、
ずなわちＧＰＩＢけバッファＡに、メモリＭはバッファ
Ｂに接続されてデータがメモＩＪ Ｍに転送されるもの
とする。
次いで、時間ｔ１においてバッファＡにのみＤＭＡスタ
ートをかける。このとき、バッフγＡの転送状態を表示
する転送ステータスＳＡは１−ビジー」となる。バッフ
７Ａに所定の長さのデータ量の格納が時間ｔ２において
終了すると、バッファＡのターミナルカウントＴＣＡは
ターミナルカウント信号ＴＣＡ １を出力して、転送ス
テータスＳＡをデータ転送終了を示す「ダン」にし、′
同時に割込み信号ＩＲ，を発生する。
ートをかける。このとき、バッフγＡの転送状態を表示
する転送ステータスＳＡは１−ビジー」となる。バッフ
７Ａに所定の長さのデータ量の格納が時間ｔ２において
終了すると、バッファＡのターミナルカウントＴＣＡは
ターミナルカウント信号ＴＣＡ １を出力して、転送ス
テータスＳＡをデータ転送終了を示す「ダン」にし、′
同時に割込み信号ＩＲ，を発生する。
この割込み信号ＩＲ１によ如時間ｔ３において割込みが
行われ、スイッチＳＷ１及びＳＷ２がｂ側に切換えられ
て今度は両方のバッファにスタートがかけられる。バッ
ファＡ、Ｈの各転送ステータスＳＡ及び転送ステータス
ＳＢ柑、「”ビジー」になり、バッファＡに格納された
データはメモリＭに転送される一方、バッファＢには次
のラインのデータが格納される。
行われ、スイッチＳＷ１及びＳＷ２がｂ側に切換えられ
て今度は両方のバッファにスタートがかけられる。バッ
ファＡ、Ｈの各転送ステータスＳＡ及び転送ステータス
ＳＢ柑、「”ビジー」になり、バッファＡに格納された
データはメモリＭに転送される一方、バッファＢには次
のラインのデータが格納される。
バッファＢに所定の長さのデータの格納が時間ｔ４にお
いて終了すると、バッファＢのターミナルカウントＴＣ
］３はターミナルカウント信号ＴＣＢ 。
いて終了すると、バッファＢのターミナルカウントＴＣ
］３はターミナルカウント信号ＴＣＢ 。
を出力して割込み信号■Ｒ２を発生ずる。一方、バッフ
ァＡの方は時間ｔ５においてデータ転送が終了し、ター
ミナルカウント信号ＴＣＡ ２を出力して割込み信号Ｉ
Ｒ３を発生するが、両方の割込み信号が発生したときに
両方のバッファを切換えて割込みを行なうようにしない
と、データの転送が良好に行なわれない。
ァＡの方は時間ｔ５においてデータ転送が終了し、ター
ミナルカウント信号ＴＣＡ ２を出力して割込み信号Ｉ
Ｒ３を発生するが、両方の割込み信号が発生したときに
両方のバッファを切換えて割込みを行なうようにしない
と、データの転送が良好に行なわれない。
そとで、従来は第３図（ｂ）の割込ルーチンに示すよう
に、割込みがかかっても両方のバッファにおけるフ゛−
タ転送が終了したかどうか、すなわちデータ転送中（ビ
ジー）かデータ転送終了（ダン）かのスデータスを見て
、両バッファにおけるデータ転送が終了していなければ
何もせずメインルーチンにリターンし、両方終了し７て
初めて・ヤッファ切換、データ転送を開始するという手
順で割込み処理を行なっていた。
に、割込みがかかっても両方のバッファにおけるフ゛−
タ転送が終了したかどうか、すなわちデータ転送中（ビ
ジー）かデータ転送終了（ダン）かのスデータスを見て
、両バッファにおけるデータ転送が終了していなければ
何もせずメインルーチンにリターンし、両方終了し７て
初めて・ヤッファ切換、データ転送を開始するという手
順で割込み処理を行なっていた。
このため、従来の方式では、ＤＭＡを行なうための処理
手順が複雛になり、データ転送処理時間が長くなる不具
合があった。
手順が複雛になり、データ転送処理時間が長くなる不具
合があった。
本発明は、２ラインのバッファを用いたデータのＤＭＡ
転送方式において、処理手順を簡素化し、データ転送処
理時間を短縮し得るバッファ切換制御装置を提供するこ
とを目的とする。
転送方式において、処理手順を簡素化し、データ転送処
理時間を短縮し得るバッファ切換制御装置を提供するこ
とを目的とする。
以下、本発明の一実施例を第４図〜第６図に基づいて詳
細に説明する。
細に説明する。
第４図は、本発明の一実施例に係るＤＭＡデータ転送に
おけるバッファ切換制御装置のブ０７り図を示したもの
である。図において、ＩＩＡ、ＩＩＢは転送データを格
納するバッファＡ及びノ々ツファＢ、１２Ａ、１２Ｂは
データ転送時にセットされ、バッファ切換え時にリセッ
トされる転送スタートフリップ・フロップＡ及びＢ（以
下、Ｔ９ＦＦＡ及びＴＳＦＦＢという） 、 １３ Ａ
、 １．３ ＢはそれぞれバッファＡ ＩＩＡ及びバ
ッファＢ、１１．Ｂがターミナルカウント（ＴＣ）に達
したとき、すなわちデータ転送が終了したときに、各バ
ッファからのターミナルカウント信号によりセットされ
、ＣＰＵが割込信号ＩＲを受け付けだときリセットされ
るターミナルカウントフリラグ・フロップＡ及びＢ（以
下、ＴＣＦＦＡ及びＴＣＦＦＢという）、１４Ａ、１４
Ｂはノット回路Ａ及びＢ、１５，１６．１７はアンド回
路、１８はオア回路、１９Ｌ、１９Ｒはバッファ１１
Ａ 、 １１１３への接続を交互に切り換える切換回路
である。
おけるバッファ切換制御装置のブ０７り図を示したもの
である。図において、ＩＩＡ、ＩＩＢは転送データを格
納するバッファＡ及びノ々ツファＢ、１２Ａ、１２Ｂは
データ転送時にセットされ、バッファ切換え時にリセッ
トされる転送スタートフリップ・フロップＡ及びＢ（以
下、Ｔ９ＦＦＡ及びＴＳＦＦＢという） 、 １３ Ａ
、 １．３ ＢはそれぞれバッファＡ ＩＩＡ及びバ
ッファＢ、１１．Ｂがターミナルカウント（ＴＣ）に達
したとき、すなわちデータ転送が終了したときに、各バ
ッファからのターミナルカウント信号によりセットされ
、ＣＰＵが割込信号ＩＲを受け付けだときリセットされ
るターミナルカウントフリラグ・フロップＡ及びＢ（以
下、ＴＣＦＦＡ及びＴＣＦＦＢという）、１４Ａ、１４
Ｂはノット回路Ａ及びＢ、１５，１６．１７はアンド回
路、１８はオア回路、１９Ｌ、１９Ｒはバッファ１１
Ａ 、 １１１３への接続を交互に切り換える切換回路
である。
次に第４図の動作を第５図のタイミングチャート及び第
６図のフローヂャートとともに説明する。
６図のフローヂャートとともに説明する。
まず、第６図（ａ）のメインルーチンに示す如く、デー
タ転送モードをセントし、データ転送方向は左から右に
向９方向と、切換回路１９１．．１９Ｒはａ側に接続し
て最初のデータはバッファＡ１１Ａに格納するものとす
るが、以下の説明は切換回路ｌ ９ ）、 、 ｌ ９
Ｒがｂ側に接続され最初データ゛がパ７．ファＢ ］
、 Ｉ Ｂ Ｖｉ−格納さノ）ると１−、 ／ｒ場合に
も、−また、う′−タ転送方向が右から左に向うデータ
転送モードのり）台にも共通ｌ−るものである。、時間
ｔｌにおいてブゝ−タの転送が開始されると、所定しの
データがバッファＡ ｉ ｉ、 Ａに送らノ１、同時に
図示り、、 ｆｘい全体の動作を制御するＣＰＵにより
ＴＳＦＦＡはセットされる。その他のＴＣＦＦＡ 、
ＴＣＦＦＢ及びＴＳＦＦＢはいずわもＣＰＵによりクリ
ア状態にリセットされる（第５図における時間ｔ２の状
ル、す参照）。
タ転送モードをセントし、データ転送方向は左から右に
向９方向と、切換回路１９１．．１９Ｒはａ側に接続し
て最初のデータはバッファＡ１１Ａに格納するものとす
るが、以下の説明は切換回路ｌ ９ ）、 、 ｌ ９
Ｒがｂ側に接続され最初データ゛がパ７．ファＢ ］
、 Ｉ Ｂ Ｖｉ−格納さノ）ると１−、 ／ｒ場合に
も、−また、う′−タ転送方向が右から左に向うデータ
転送モードのり）台にも共通ｌ−るものである。、時間
ｔｌにおいてブゝ−タの転送が開始されると、所定しの
データがバッファＡ ｉ ｉ、 Ａに送らノ１、同時に
図示り、、 ｆｘい全体の動作を制御するＣＰＵにより
ＴＳＦＦＡはセットされる。その他のＴＣＦＦＡ 、
ＴＣＦＦＢ及びＴＳＦＦＢはいずわもＣＰＵによりクリ
ア状態にリセットされる（第５図における時間ｔ２の状
ル、す参照）。
時間ｔ２においてバッファＡ １１ Ａに所定長のデー
タの格納が終了すると、バッファＡ１１Ａｉ、ｊ、所定
幅のターミナルカウント信月ＴＣＡ １を発生し７、Ｔ
ＣＦＦＡ１３Ａをセ、ｌ・シてその出力を１−１」にす
る。
タの格納が終了すると、バッファＡ１１Ａｉ、ｊ、所定
幅のターミナルカウント信月ＴＣＡ １を発生し７、Ｔ
ＣＦＦＡ１３Ａをセ、ｌ・シてその出力を１−１」にす
る。
時間ｔ２においてにｊ：、ＴＳＦＦＢ １２ Ｂはクリ
ヤ状態であるのでその出力は１０」となり、ノット回路
Ｂ １４． Ｂの出力は「１」である。しだがって、ア
ンド回路１５はＴＣＦＦＡ １３ Ａ及びノット回路Ｂ
１、４ Ｂから１−１」出力を受けて１”１」出力すな
わち所定幅の割込み信月ＩＲ，，を発生する。ｃｐｕは
との割込み信ＭＩＲ，をオア回路１８を介して受け取る
と、処ｇ［、＋１を第６図（ａ）のメインノ１−チンか
ら（１））の割込みルー（−ンヘ移−す（第５図時間ｔ
２ 、第６図ステップＳ２ ）。
ヤ状態であるのでその出力は１０」となり、ノット回路
Ｂ １４． Ｂの出力は「１」である。しだがって、ア
ンド回路１５はＴＣＦＦＡ １３ Ａ及びノット回路Ｂ
１、４ Ｂから１−１」出力を受けて１”１」出力すな
わち所定幅の割込み信月ＩＲ，，を発生する。ｃｐｕは
との割込み信ＭＩＲ，をオア回路１８を介して受け取る
と、処ｇ［、＋１を第６図（ａ）のメインノ１−チンか
ら（１））の割込みルー（−ンヘ移−す（第５図時間ｔ
２ 、第６図ステップＳ２ ）。
次いで、ＣＰＵは切換回路１９丁、 、 １．９１．？
、をａ側からｂ側に接続して両バッファの（コＪ換えを
行ない、バッファＡ １．１ Ａから図示しない右側の
メモリＭへのデータ転送及び同じく図示し７ない左側の
ＧＰＩＢからバッファＢ ｉｌＢへのデータ転送を同時
に開始させる。とのときＴＳＦＦＡ及びＴＳＦＦＢはい
ずれもＣＰＴＪによりセット（出力１−１．−１ ）さ
れる（第５図時間ｔ３ 、第６図ステップＳ２．Ｓ３）
。
、をａ側からｂ側に接続して両バッファの（コＪ換えを
行ない、バッファＡ １．１ Ａから図示しない右側の
メモリＭへのデータ転送及び同じく図示し７ない左側の
ＧＰＩＢからバッファＢ ｉｌＢへのデータ転送を同時
に開始させる。とのときＴＳＦＦＡ及びＴＳＦＦＢはい
ずれもＣＰＴＪによりセット（出力１−１．−１ ）さ
れる（第５図時間ｔ３ 、第６図ステップＳ２．Ｓ３）
。
また、割込み信号ＩＲ，が所定幅後のｌ；１ＩｌｉＩｉ
ｔ′２においてｌ−Ｏｊに復帰すると、ＣＩ”Ｕにより
ＴＣＦＦＡはクリー■状態にリセットされる。
ｔ′２においてｌ−Ｏｊに復帰すると、ＣＩ”Ｕにより
ＴＣＦＦＡはクリー■状態にリセットされる。
時間ｔ４においてバッファＢ１１Ｂに対するデータの転
送が終了すると、ノダッファＡ１１Ａは所定幅をもった
ターミナルカウント信号ＴＣＢ １を発生し、ＴＣＦＦ
Ｂ １３ Ｂをセットしてその出力を１−１」にする。
送が終了すると、ノダッファＡ１１Ａは所定幅をもった
ターミナルカウント信号ＴＣＢ １を発生し、ＴＣＦＦ
Ｂ １３ Ｂをセットしてその出力を１−１」にする。
時間ｔ５においてバッフ、−Ａ １１ Ａからのデータ
の転送が終了すると、との場合もター ミナルカウン）
ＴＣＡ、 Ｕ、所定幅のターミナルカウント信４号Ｔ
ＣＡ ２を発生し、ＴＣＦＦＡ、 １．３ Ａセットし
てその出力を「１」にする。
の転送が終了すると、との場合もター ミナルカウン）
ＴＣＡ、 Ｕ、所定幅のターミナルカウント信４号Ｔ
ＣＡ ２を発生し、ＴＣＦＦＡ、 １．３ Ａセットし
てその出力を「１」にする。
アンド回路】７ば、ＴＣＦＦＡ、 １３ Ａ及びＴＣＩ
”ＦＢ １３ Ｂから「１」出力を受けると、時間ｔ５
において［−１」出力すなわら所定幅の割込み１言−弓
ＩＲ２を発牛する。ＴＳＦＦＡ １２ Ａ及びＴＳＦＦ
Ｂ １２ Ｂがいずれも「１」出力状態であるのでアン
ド回路１．５ ＋ １６は動作しない。ν！ｌ込み信号
ＩＲ２が発牛した時点ｔ５においては、両バッファにお
・けるデータの転送は共に終了している。
”ＦＢ １３ Ｂから「１」出力を受けると、時間ｔ５
において［−１」出力すなわら所定幅の割込み１言−弓
ＩＲ２を発牛する。ＴＳＦＦＡ １２ Ａ及びＴＳＦＦ
Ｂ １２ Ｂがいずれも「１」出力状態であるのでアン
ド回路１．５ ＋ １６は動作しない。ν！ｌ込み信号
ＩＲ２が発牛した時点ｔ５においては、両バッファにお
・けるデータの転送は共に終了している。
割込み信号ＩＴζ２がオア回路１８を経由してｆｔｉ制
御用のＣＰＵに送られると、ＣＰＵは時間ｔ６において
、切換回路１９ Ｌ 、 １．９ Ｒをｂ側からａ側に
接続し２て両バッファの切換えを行ない、「ｆ」び前述
と同様にして両パ、ノアによるデータの転送を開始させ
る。
御用のＣＰＵに送られると、ＣＰＵは時間ｔ６において
、切換回路１９ Ｌ 、 １．９ Ｒをｂ側からａ側に
接続し２て両バッファの切換えを行ない、「ｆ」び前述
と同様にして両パ、ノアによるデータの転送を開始させ
る。
割込み信号ＩＲ，が一定時間後のｔ′５において［−〇
」に径帰すると、ＣＰＵによりＴＣＦＦＡ ｉ ３ Ａ
及びＴＣＦＦＢ ］、 ３ Ｂをクリヤ状態にリセ、ツ
トする。
」に径帰すると、ＣＰＵによりＴＣＦＦＡ ｉ ３ Ａ
及びＴＣＦＦＢ ］、 ３ Ｂをクリヤ状態にリセ、ツ
トする。
以下、同様にして、両バッファを切換えるととにより、
一方のバッファに対するデータの格納と他方のバッファ
からのデータの転送が交力に行わわる。
一方のバッファに対するデータの格納と他方のバッファ
からのデータの転送が交力に行わわる。
最後のラインのテ゛−タ転送ｔ＋Ｈ−１、−力のバック
−１に格納されたデータが転送され、他方のバッファ（
・こは格納され２るデータが入力さＪ］ない状態となる
。との場合も両バッファについてデータ転送が開始され
、ＴＳＦＦＡ １２ Ａ及びＴＳＦＦＢ １２ Ｂ に
１、セットｄ ｈて出力（は共に「１」になる。しかし
ながら、他方のバッファにはデータが格納され斤いため
、他方のバッファのターミナルカランｌ−Ｔ Ｃ（／ｉ
小出力発生ぜず、したがって側力のバッファ側のＴＣＦ
Ｆはセット埒れない。すなわち、最後のュータ転送時は
、ＴＳＦＦＡ １２ Ａ 、 ＴＳＦＦＢ １２ Ｂは
「１」状態を保持し、データが入力されないバッファの
側のＴＣＦＦけ「０」状態を保持するので、アンド回路
１５゜１６及び１７は伺わも￥１１込み侶弓を発生しな
い。
−１に格納されたデータが転送され、他方のバッファ（
・こは格納され２るデータが入力さＪ］ない状態となる
。との場合も両バッファについてデータ転送が開始され
、ＴＳＦＦＡ １２ Ａ及びＴＳＦＦＢ １２ Ｂ に
１、セットｄ ｈて出力（は共に「１」になる。しかし
ながら、他方のバッファにはデータが格納され斤いため
、他方のバッファのターミナルカランｌ−Ｔ Ｃ（／ｉ
小出力発生ぜず、したがって側力のバッファ側のＴＣＦ
Ｆはセット埒れない。すなわち、最後のュータ転送時は
、ＴＳＦＦＡ １２ Ａ 、 ＴＳＦＦＢ １２ Ｂは
「１」状態を保持し、データが入力されないバッファの
側のＴＣＦＦけ「０」状態を保持するので、アンド回路
１５゜１６及び１７は伺わも￥１１込み侶弓を発生しな
い。
し２／こかって１．１１込みｋｌ−かから−１′、最後
の・く、フ−ｒからのデータの転ｊ、ぺが行われｌｒの
Ｉ−）、ブ゛−タ転送処ｊＪｉは終ｒする。
の・く、フ−ｒからのデータの転ｊ、ぺが行われｌｒの
Ｉ−）、ブ゛−タ転送処ｊＪｉは終ｒする。
μｍＦ説、明したように、本発明によれは、両パックア
におけるデータ転送が終了したことを示すステータスを
見る必要が無いため、両バ、ファ切換時の処理時間が短
縮され、全体のテ゛−タ転送が連続的に行われかつデー
タ転送速度を向上さ（するこ七ができる。捷／こ、従来
方式で心太とさ）またデータ転送長ｒのステータスを見
るステツノ及び両バ７ファにおけるデータ連送が終了し
ないときにリターンするステソノが不７要となるので、
ソフトウェアの負４１３が軽くなり、ゾログラムザイズ
を縮少することができる。
におけるデータ転送が終了したことを示すステータスを
見る必要が無いため、両バ、ファ切換時の処理時間が短
縮され、全体のテ゛−タ転送が連続的に行われかつデー
タ転送速度を向上さ（するこ七ができる。捷／こ、従来
方式で心太とさ）またデータ転送長ｒのステータスを見
るステツノ及び両バ７ファにおけるデータ連送が終了し
ないときにリターンするステソノが不７要となるので、
ソフトウェアの負４１３が軽くなり、ゾログラムザイズ
を縮少することができる。
４、図面の簡ｊ％ｊな訝、明
第１図は従来の２ラインのラインパッソアを用いたダブ
ルバッフ−ｒ切換制御装置西−の説明図、第２図は第１
図のタイミングチャート、第３図は第１図の動作フロー
ブ、−１で（ａ） ｉｄ、メ・インルーチンのソローチ
ャー ト、（ｂ）は割１込ルーチンのノＬ１−ヂャート
、第４図に、本発明の一実施例のプロ、り図、第５図は
第４図のタイミングチャート、第６図は第４図の動作フ
ローチャー トで、（ａ）はメインルーヂンのフローチ
ャー）、（ｂ）ｉｄ割込ル−ヂンのフローチャートであ
る。
ルバッフ−ｒ切換制御装置西−の説明図、第２図は第１
図のタイミングチャート、第３図は第１図の動作フロー
ブ、−１で（ａ） ｉｄ、メ・インルーチンのソローチ
ャー ト、（ｂ）は割１込ルーチンのノＬ１−ヂャート
、第４図に、本発明の一実施例のプロ、り図、第５図は
第４図のタイミングチャート、第６図は第４図の動作フ
ローチャー トで、（ａ）はメインルーヂンのフローチ
ャー）、（ｂ）ｉｄ割込ル−ヂンのフローチャートであ
る。
１１Ａ、１１Ｂ・・バッファＡ 、Ｂ、１２Ａ、１２Ｂ
・・・転送スクートソリ、ニア°−７Ｄ 、 フ０ＴＳ
ＦＦＡ 、ＴＳＦＦＩＩ。
・・・転送スクートソリ、ニア°−７Ｄ 、 フ０ＴＳ
ＦＦＡ 、ＴＳＦＦＩＩ。
１３Ａ、１３Ｂ・・・ターミナルカウントフリッグ・フ
０７グＴＣＦＦＡ 、 ＴＣＦＦＩＩ、１．４ Ａ 、
１４ Ｂ・・・ノット回路Ａ 、 Ｂ、１５．１６．
１７・・・アンド回路、１８・・・オア回路、１．９
Ｌ 、 １９ Ｒ・・・切換回路。
０７グＴＣＦＦＡ 、 ＴＣＦＦＩＩ、１．４ Ａ 、
１４ Ｂ・・・ノット回路Ａ 、 Ｂ、１５．１６．
１７・・・アンド回路、１８・・・オア回路、１．９
Ｌ 、 １９ Ｒ・・・切換回路。
第７図
第２図
１７８
第３図
（ａ） （ｂ）
第４図
−１’／
Claims (1)
- ２個のラインバッファをＣＰＵにより交互に切り換え、
ＤＭＡ方式によシデータ転送を行なうダブルバッファ切
換制御装置において、両ラインバッファのデータ転送終
了を検出する回路と、その検出信号に応じて割込信号を
発生する回路とを設け、その割込信号をＣＰＨに加えて
ラインバッファの切り換え制御を行なわせることを特徴
とするダブルバッファ切換制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12409983A JPS6017533A (ja) | 1983-07-09 | 1983-07-09 | ダブルバツフア切換制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12409983A JPS6017533A (ja) | 1983-07-09 | 1983-07-09 | ダブルバツフア切換制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017533A true JPS6017533A (ja) | 1985-01-29 |
Family
ID=14876897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12409983A Pending JPS6017533A (ja) | 1983-07-09 | 1983-07-09 | ダブルバツフア切換制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017533A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6293728A (ja) * | 1985-10-18 | 1987-04-30 | Fujitsu Ltd | Ｆｉｆｏメモリ制御装置 |
| JPS62110798U (ja) * | 1985-12-27 | 1987-07-15 | ||
| JPS6371766A (ja) * | 1986-09-12 | 1988-04-01 | Fuji Facom Corp | バツフア転送方式 |
| JPS63107040U (ja) * | 1986-12-27 | 1988-07-11 | ||
| JPS63175190A (ja) * | 1987-01-08 | 1988-07-19 | 横河電機株式会社 | 抄紙機または塗工機の制御装置 |
| JPS63216156A (ja) * | 1987-03-05 | 1988-09-08 | Fuji Electric Co Ltd | デ−タ通信方式 |
| JPH01315859A (ja) * | 1987-12-31 | 1989-12-20 | Texas Instr Inc <Ti> | 通信用インタフェース付きプロセッサ |
| JPH02265340A (ja) * | 1989-04-05 | 1990-10-30 | Mioji Tsumura | 音楽情報処理システム |
-
1983
- 1983-07-09 JP JP12409983A patent/JPS6017533A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6293728A (ja) * | 1985-10-18 | 1987-04-30 | Fujitsu Ltd | Ｆｉｆｏメモリ制御装置 |
| JPH0479011B2 (ja) * | 1985-10-18 | 1992-12-14 | Fujitsu Ltd | |
| JPS62110798U (ja) * | 1985-12-27 | 1987-07-15 | ||
| JPS6371766A (ja) * | 1986-09-12 | 1988-04-01 | Fuji Facom Corp | バツフア転送方式 |
| JPS63107040U (ja) * | 1986-12-27 | 1988-07-11 | ||
| JPS63175190A (ja) * | 1987-01-08 | 1988-07-19 | 横河電機株式会社 | 抄紙機または塗工機の制御装置 |
| JPS63216156A (ja) * | 1987-03-05 | 1988-09-08 | Fuji Electric Co Ltd | デ−タ通信方式 |
| JPH01315859A (ja) * | 1987-12-31 | 1989-12-20 | Texas Instr Inc <Ti> | 通信用インタフェース付きプロセッサ |
| JPH02265340A (ja) * | 1989-04-05 | 1990-10-30 | Mioji Tsumura | 音楽情報処理システム |
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