JPH0535693A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0535693A JPH0535693A JP21437891A JP21437891A JPH0535693A JP H0535693 A JPH0535693 A JP H0535693A JP 21437891 A JP21437891 A JP 21437891A JP 21437891 A JP21437891 A JP 21437891A JP H0535693 A JPH0535693 A JP H0535693A
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- JP
- Japan
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- data transfer
- cpu
- shared memory
- data
- central processing
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- Pending
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 部品と配線とを増加することなく、ＣＰＵ間
のデータ転送を可能とする。 【構成】 ＣＰＵ３からＣＰＵ４に対してデータ転送を
行う場合、ＣＰＵ３は共有メモリ５にデータを書込み、
特定アドレスに転送先の共有メモリ６の識別子とデータ
転送数とを書込む。データ転送回路１はデータ転送要求
のあったＣＰＵ３に対応する共有メモリ５の特定アドレ
スからその内容を読出す。データ転送回路１はＣＰＵ２
にウェイト信号111 を出力し、特定アドレスの内容にし
たがって共有メモリ５，６間でデータ転送を行う。ＣＰ
Ｕ４は共有メモリ６から該データを読出し、ＣＰＵ３か
らＣＰＵ４へのデータ転送が終了する。
のデータ転送を可能とする。 【構成】 ＣＰＵ３からＣＰＵ４に対してデータ転送を
行う場合、ＣＰＵ３は共有メモリ５にデータを書込み、
特定アドレスに転送先の共有メモリ６の識別子とデータ
転送数とを書込む。データ転送回路１はデータ転送要求
のあったＣＰＵ３に対応する共有メモリ５の特定アドレ
スからその内容を読出す。データ転送回路１はＣＰＵ２
にウェイト信号111 を出力し、特定アドレスの内容にし
たがって共有メモリ５，６間でデータ転送を行う。ＣＰ
Ｕ４は共有メモリ６から該データを読出し、ＣＰＵ３か
らＣＰＵ４へのデータ転送が終了する。
Description
【０００１】
【技術分野】本発明はデータ転送装置に関し、特に３台
以上のＣＰＵ（中央処理装置）間のデータ転送方法に関
する。
以上のＣＰＵ（中央処理装置）間のデータ転送方法に関
する。
【０００２】
【従来技術】従来、ＣＰＵ間のデータ転送方法において
は、ＣＰＵ間毎に共有メモリ（DPM：Dual Port Memor
y）を設け、この共有メモリを用いてＣＰＵ間のデータ
転送を行っている。
は、ＣＰＵ間毎に共有メモリ（DPM：Dual Port Memor
y）を設け、この共有メモリを用いてＣＰＵ間のデータ
転送を行っている。
【０００３】このような従来のデータ転送方法では、Ｃ
ＰＵ間でデータ転送が必要な区間毎に共有メモリを必要
とするので、部品と配線とが増加するという欠点があ
る。
ＰＵ間でデータ転送が必要な区間毎に共有メモリを必要
とするので、部品と配線とが増加するという欠点があ
る。
【０００４】
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、部品と配線とを増加する
ことなく、ＣＰＵ間のデータ転送を可能とすることがで
きるデータ転送装置の提供を目的とする。
を除去すべくなされたもので、部品と配線とを増加する
ことなく、ＣＰＵ間のデータ転送を可能とすることがで
きるデータ転送装置の提供を目的とする。
【０００５】
【発明の構成】本発明によるデータ転送装置は、第１の
中央処理装置に各々接続された第１および第２の共有メ
モリと、第１の共有メモリに接続された第２の中央処理
装置と、第２の共有メモリに接続された第３の中央処理
装置と、前記第２の中央処理装置から他の中央処理装置
にデータを転送するときに前記第１の共有メモリに書込
まれた転送先を読出す読出し手段と、前記読出し手段に
よって読出された前記転送先が前記第３の中央処理装置
のときに前記第１の共有メモリのデータを前記第２の共
有メモリに転送する転送手段とを有することを特徴とす
る。
中央処理装置に各々接続された第１および第２の共有メ
モリと、第１の共有メモリに接続された第２の中央処理
装置と、第２の共有メモリに接続された第３の中央処理
装置と、前記第２の中央処理装置から他の中央処理装置
にデータを転送するときに前記第１の共有メモリに書込
まれた転送先を読出す読出し手段と、前記読出し手段に
よって読出された前記転送先が前記第３の中央処理装置
のときに前記第１の共有メモリのデータを前記第２の共
有メモリに転送する転送手段とを有することを特徴とす
る。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ＣＰＵ２はＣＰＵバス100
を介して共有メモリ（ＤＰＭ）間データ転送回路（以下
データ転送回路とする）１および共有メモリ５，６に接
続され、ＣＰＵ３はＣＰＵバス101 を介して共有メモリ
５に接続され、ＣＰＵ４はＣＰＵバス102 を介して共有
メモリ６に接続されている。
ック図である。図において、ＣＰＵ２はＣＰＵバス100
を介して共有メモリ（ＤＰＭ）間データ転送回路（以下
データ転送回路とする）１および共有メモリ５，６に接
続され、ＣＰＵ３はＣＰＵバス101 を介して共有メモリ
５に接続され、ＣＰＵ４はＣＰＵバス102 を介して共有
メモリ６に接続されている。
【０００８】すなわち、ＣＰＵ２〜４は共有メモリ５，
６にポイント・トウ・マルチで接続され、ポイント側に
あたるＣＰＵ２とマルチ側にあたるＣＰＵ３，４とが夫
々共有メモリ５，６に接続されている。
６にポイント・トウ・マルチで接続され、ポイント側に
あたるＣＰＵ２とマルチ側にあたるＣＰＵ３，４とが夫
々共有メモリ５，６に接続されている。
【０００９】図２は図１のデータ転送回路１の構成を示
すブロック図である。図において、データ転送回路１は
ＣＰＵバス100 の使用状況を監視するバス管理部１０
と、ＣＰＵ３，４からのデータ転送要求信号131 ，141
を受付けるデータ転送要求受付部１１と、共有メモリ
５，６から転送先およびデータ転送数を読出す転送命令
読出し部１２と、共有メモリ５，６間のデータ転送を行
うデータ転送部１３とから構成されている。
すブロック図である。図において、データ転送回路１は
ＣＰＵバス100 の使用状況を監視するバス管理部１０
と、ＣＰＵ３，４からのデータ転送要求信号131 ，141
を受付けるデータ転送要求受付部１１と、共有メモリ
５，６から転送先およびデータ転送数を読出す転送命令
読出し部１２と、共有メモリ５，６間のデータ転送を行
うデータ転送部１３とから構成されている。
【００１０】これら図１および図２を用いて本発明の一
実施例の動作について説明する。ＣＰＵ２がＣＰＵ３，
４に対してデータ転送を行う場合、ＣＰＵバス100 を介
してＣＰＵ２から共有メモリ５，６にデータが書込まれ
る。その後に、ＣＰＵ３，４が共有メモリ５，６から該
データを読出すことによって、ＣＰＵ２とＣＰＵ３，４
との間のデータ転送が行われる。
実施例の動作について説明する。ＣＰＵ２がＣＰＵ３，
４に対してデータ転送を行う場合、ＣＰＵバス100 を介
してＣＰＵ２から共有メモリ５，６にデータが書込まれ
る。その後に、ＣＰＵ３，４が共有メモリ５，６から該
データを読出すことによって、ＣＰＵ２とＣＰＵ３，４
との間のデータ転送が行われる。
【００１１】また、ＣＰＵ３，４がＣＰＵ２に対してデ
ータ転送を行う場合、ＣＰＵ３，４は夫々ＣＰＵバス10
1 ，102 を介して共有メモリ５，６にデータを書込むと
ともに、共有メモリ５，６の特定アドレスに転送先のＣ
ＰＵ２の識別子を書込み、データ転送要求信号131 ，14
1 をデータ転送回路１に出力する。
ータ転送を行う場合、ＣＰＵ３，４は夫々ＣＰＵバス10
1 ，102 を介して共有メモリ５，６にデータを書込むと
ともに、共有メモリ５，６の特定アドレスに転送先のＣ
ＰＵ２の識別子を書込み、データ転送要求信号131 ，14
1 をデータ転送回路１に出力する。
【００１２】データ転送回路１ではデータ転送要求受付
け部１１がＣＰＵ３，４からのデータ転送要求信号131
，141 を受付けると、データ転送要求のあったＣＰＵ
３，４を転送命令読出し部１２に通知する。転送命令読
出し部１２はバス管理部１０がＣＰＵバス100 が使用さ
れていないことを検出すると、データ転送要求受付け部
１１から通知されたＣＰＵ３，４に対応する共有メモリ
５，６の特定アドレスからその内容を読出す。転送命令
読出し部１２はその内容によってＣＰＵ３，４からのデ
ータ転送要求がＣＰＵ２に対するものであることを検出
すると、その旨をＣＰＵバス100 を介してＣＰＵ２に通
知する。
け部１１がＣＰＵ３，４からのデータ転送要求信号131
，141 を受付けると、データ転送要求のあったＣＰＵ
３，４を転送命令読出し部１２に通知する。転送命令読
出し部１２はバス管理部１０がＣＰＵバス100 が使用さ
れていないことを検出すると、データ転送要求受付け部
１１から通知されたＣＰＵ３，４に対応する共有メモリ
５，６の特定アドレスからその内容を読出す。転送命令
読出し部１２はその内容によってＣＰＵ３，４からのデ
ータ転送要求がＣＰＵ２に対するものであることを検出
すると、その旨をＣＰＵバス100 を介してＣＰＵ２に通
知する。
【００１３】ＣＰＵ２はデータ転送回路１からの通知に
よって共有メモリ５，６に書込まれたデータが自装置に
対するものであることを認識すると、ＣＰＵバス100 を
介して共有メモリ５，６から該データを読出す。これに
よって、ＣＰＵ３，４からＣＰＵ２へのデータ転送が行
われる。
よって共有メモリ５，６に書込まれたデータが自装置に
対するものであることを認識すると、ＣＰＵバス100 を
介して共有メモリ５，６から該データを読出す。これに
よって、ＣＰＵ３，４からＣＰＵ２へのデータ転送が行
われる。
【００１４】一方、例えばＣＰＵ３がＣＰＵ４に対して
データ転送を行う場合、ＣＰＵ３はＣＰＵバス101 を介
して共有メモリ５にデータを書込むとともに、共有メモ
リ５の特定アドレスに転送先の共有メモリ６の識別子と
データ転送数とを書込み、データ転送要求信号131 をデ
ータ転送回路１に出力する。このとき、ＣＰＵ３はデー
タ転送要求信号131 を出力した後、そのデータ転送が終
了するまで待つことなく他の処理に移ることができる。
データ転送を行う場合、ＣＰＵ３はＣＰＵバス101 を介
して共有メモリ５にデータを書込むとともに、共有メモ
リ５の特定アドレスに転送先の共有メモリ６の識別子と
データ転送数とを書込み、データ転送要求信号131 をデ
ータ転送回路１に出力する。このとき、ＣＰＵ３はデー
タ転送要求信号131 を出力した後、そのデータ転送が終
了するまで待つことなく他の処理に移ることができる。
【００１５】データ転送回路１ではデータ転送要求受付
け部１１がＣＰＵ３からのデータ転送要求信号131 を受
付けると、データ転送要求のあったＣＰＵ３を転送命令
読出し部１２に通知する。転送命令読出し部１２はバス
管理部１０がＣＰＵバス100が使用されていないことを
検出すると、データ転送要求受付け部１１から通知され
たＣＰＵ３に対応する共有メモリ５の特定アドレスから
その内容を読出す。転送命令読出し部１２はその内容に
基づいてＣＰＵ３から共有メモリ６に対してデータ転送
要求があったことをデータ転送部１３に通知する。
け部１１がＣＰＵ３からのデータ転送要求信号131 を受
付けると、データ転送要求のあったＣＰＵ３を転送命令
読出し部１２に通知する。転送命令読出し部１２はバス
管理部１０がＣＰＵバス100が使用されていないことを
検出すると、データ転送要求受付け部１１から通知され
たＣＰＵ３に対応する共有メモリ５の特定アドレスから
その内容を読出す。転送命令読出し部１２はその内容に
基づいてＣＰＵ３から共有メモリ６に対してデータ転送
要求があったことをデータ転送部１３に通知する。
【００１６】データ転送部１３は転送命令読出し部１２
からの通知にしたがって共有メモリ５，６間でデータ転
送を行う。ＣＰＵ４は共有メモリ６に共有メモリ５から
のデータが書込まれると、ＣＰＵバス102 を介して共有
メモリ６から該データを読出す。これによって、ＣＰＵ
３からＣＰＵ４へのデータ転送が行われる。この間、デ
ータ転送回路１とＣＰＵ２との間でＣＰＵバス100 の競
合が起こらないように、データ転送部１３によってＣＰ
Ｕバス100 が使用されている間、バス管理部１０からＣ
ＰＵ２にウェイト信号111 が出力される。尚、ＣＰＵ４
からＣＰＵ３にデータ転送を行う場合にも、上述と同様
の処理によって、共有メモリ６から共有メモリ５にデー
タを転送することによって行われる。
からの通知にしたがって共有メモリ５，６間でデータ転
送を行う。ＣＰＵ４は共有メモリ６に共有メモリ５から
のデータが書込まれると、ＣＰＵバス102 を介して共有
メモリ６から該データを読出す。これによって、ＣＰＵ
３からＣＰＵ４へのデータ転送が行われる。この間、デ
ータ転送回路１とＣＰＵ２との間でＣＰＵバス100 の競
合が起こらないように、データ転送部１３によってＣＰ
Ｕバス100 が使用されている間、バス管理部１０からＣ
ＰＵ２にウェイト信号111 が出力される。尚、ＣＰＵ４
からＣＰＵ３にデータ転送を行う場合にも、上述と同様
の処理によって、共有メモリ６から共有メモリ５にデー
タを転送することによって行われる。
【００１７】このように、ＣＰＵ３からＣＰＵ４にデー
タ転送を行う場合、ＣＰＵ３に対応する共有メモリ５の
特定アドレスに転送先であるＣＰＵ４に対応する共有メ
モリ６の識別子を書込んでおき、その共有メモリ５の特
定アドレスの内容にしたがって共有メモリ５，６間での
データ転送を行うようにすることによって、ＣＰＵ３，
４間に共有メモリを設けることなく、つまり共有メモリ
を増やすことなくＣＰＵ３，４間のデータ転送を行うこ
とができる。よって、部品と配線とを増加することな
く、ＣＰＵ３，４間のデータ転送を可能とすることがで
きる。
タ転送を行う場合、ＣＰＵ３に対応する共有メモリ５の
特定アドレスに転送先であるＣＰＵ４に対応する共有メ
モリ６の識別子を書込んでおき、その共有メモリ５の特
定アドレスの内容にしたがって共有メモリ５，６間での
データ転送を行うようにすることによって、ＣＰＵ３，
４間に共有メモリを設けることなく、つまり共有メモリ
を増やすことなくＣＰＵ３，４間のデータ転送を行うこ
とができる。よって、部品と配線とを増加することな
く、ＣＰＵ３，４間のデータ転送を可能とすることがで
きる。
【００１８】
【発明の効果】以上説明したように本発明によれば、第
１の中央処理装置に各々接続された第１および第２の共
有メモリに各々独立して接続された第２および第３の中
央処理装置において、第２の中央処理装置から他の中央
処理装置にデータを転送するときに第１の共有メモリに
転送先を書込んでおき、その転送先が第３の中央処理装
置のときに第１の共有メモリのデータを第２の共有メモ
リに転送するようにすることによって、部品と配線とを
増加することなく、ＣＰＵ間のデータ転送を可能とする
ことができるという効果がある。
１の中央処理装置に各々接続された第１および第２の共
有メモリに各々独立して接続された第２および第３の中
央処理装置において、第２の中央処理装置から他の中央
処理装置にデータを転送するときに第１の共有メモリに
転送先を書込んでおき、その転送先が第３の中央処理装
置のときに第１の共有メモリのデータを第２の共有メモ
リに転送するようにすることによって、部品と配線とを
増加することなく、ＣＰＵ間のデータ転送を可能とする
ことができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の共有メモリ間データ転送回路の構成を示
すブロック図である。
すブロック図である。
１ 共有メモリ間データ転送回路 ２〜４ ＣＰＵ ５，６ 共有メモリ １０ バス管理部 １１ データ転送要求受付け部 １２ 転送命令読出し部 １３ データ転送部
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１の中央処理装置に各々接続された第
１および第２の共有メモリと、第１の共有メモリに接続
された第２の中央処理装置と、第２の共有メモリに接続
された第３の中央処理装置と、前記第２の中央処理装置
から他の中央処理装置にデータを転送するときに前記第
１の共有メモリに書込まれた転送先を読出す読出し手段
と、前記読出し手段によって読出された前記転送先が前
記第３の中央処理装置のときに前記第１の共有メモリの
データを前記第２の共有メモリに転送する転送手段とを
有することを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21437891A JPH0535693A (ja) | 1991-07-31 | 1991-07-31 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21437891A JPH0535693A (ja) | 1991-07-31 | 1991-07-31 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535693A true JPH0535693A (ja) | 1993-02-12 |
Family
ID=16654797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21437891A Pending JPH0535693A (ja) | 1991-07-31 | 1991-07-31 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535693A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002351850A (ja) * | 2001-03-22 | 2002-12-06 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
| JP2011511334A (ja) * | 2007-12-12 | 2011-04-07 | エヌエックスピー ビー ヴィ | 処理アーキテクチャ |
-
1991
- 1991-07-31 JP JP21437891A patent/JPH0535693A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002351850A (ja) * | 2001-03-22 | 2002-12-06 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
| JP2011511334A (ja) * | 2007-12-12 | 2011-04-07 | エヌエックスピー ビー ヴィ | 処理アーキテクチャ |
| US8635382B2 (en) | 2007-12-12 | 2014-01-21 | St-Ericsson Sa | Processing architecture |
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