JPS61271555A - ダイレクトメモリアクセス転送方式 - Google Patents
ダイレクトメモリアクセス転送方式Info
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- JPS61271555A JPS61271555A JP11338285A JP11338285A JPS61271555A JP S61271555 A JPS61271555 A JP S61271555A JP 11338285 A JP11338285 A JP 11338285A JP 11338285 A JP11338285 A JP 11338285A JP S61271555 A JPS61271555 A JP S61271555A
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- control device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
主記憶装置と入出力制御装置との間でダイレクトメモリ
アクセス転送を行う情報処理システムにおいて、ダイレ
クトメモリアクセス転送用のバスを中央制御装置との間
で情報を転送するバスと独立に設け、主記憶装置および
入出力制御装置を中央制御装置により制御される選択回
路を介して両バスに接続することにより、ダイレクトメ
モリアクセス転送中も、中央制御装置が他の主記憶装置
または入出力制御装置を使用可能とするものである。
アクセス転送を行う情報処理システムにおいて、ダイレ
クトメモリアクセス転送用のバスを中央制御装置との間
で情報を転送するバスと独立に設け、主記憶装置および
入出力制御装置を中央制御装置により制御される選択回
路を介して両バスに接続することにより、ダイレクトメ
モリアクセス転送中も、中央制御装置が他の主記憶装置
または入出力制御装置を使用可能とするものである。
本発明はダイレクトメモリアクセス転送機能を有する情
報処理システムにおけるダイレクトメモリアクセス転送
方式の改良に関する。
報処理システムにおけるダイレクトメモリアクセス転送
方式の改良に関する。
中央制御装置、主記憶装置、外部記憶制御装置等の入出
力制御装置等を共通バスにより接続する情報処理システ
ムにおいて、例えば外部記憶装置から主記憶装置に情報
を転送する場合、中央制御装置は転送される情報を格納
する主記憶装置上のアドレス、転送される情報量等を指
示した後、以後外部記憶装置と主記憶装置との間で共通
バスを経由して直接情報を転送させ、その間中央制御装
置は別の処理を行う、所謂ダイレクトメモリアクセス（
以後ＤＭＡと称する）転送方式が実用化されている。
力制御装置等を共通バスにより接続する情報処理システ
ムにおいて、例えば外部記憶装置から主記憶装置に情報
を転送する場合、中央制御装置は転送される情報を格納
する主記憶装置上のアドレス、転送される情報量等を指
示した後、以後外部記憶装置と主記憶装置との間で共通
バスを経由して直接情報を転送させ、その間中央制御装
置は別の処理を行う、所謂ダイレクトメモリアクセス（
以後ＤＭＡと称する）転送方式が実用化されている。
なおりＭＡ転送中に、中央制御装置が他の主記憶装置或
いは入出力制御装置と共通バスを経由して情報の授受が
可能となることが望まれる。
いは入出力制御装置と共通バスを経由して情報の授受が
可能となることが望まれる。
第２図は従来あるダイレクトメモリアクセス転送方式の
一例を示す図である。
一例を示す図である。
第２図において、中央制御装置１、主記憶装置２乃至４
、図示されぬ各種入出力装置或いは通信回線等を制御す
る入出力制御装置５および６が共通バス（以後中央制御
バス７と称する）に接続されている。なお主記憶装置２
および入出力制御装置５は、中央制御装置１のみが使用
するものとする。
、図示されぬ各種入出力装置或いは通信回線等を制御す
る入出力制御装置５および６が共通バス（以後中央制御
バス７と称する）に接続されている。なお主記憶装置２
および入出力制御装置５は、中央制御装置１のみが使用
するものとする。
更に主記憶装置３または４と入出力制御装置６との間で
行われるＤＭＡ転送を、中央制御装置１の指示の下に制
御するＤＭＡｆｌｄｌＪＩ装置８が、中央制御バス７に
接続されている。
行われるＤＭＡ転送を、中央制御装置１の指示の下に制
御するＤＭＡｆｌｄｌＪＩ装置８が、中央制御バス７に
接続されている。
金主記憶装置３と入出力制御装置６との間でＤＭＡ転送
を行う場合、中央制御装置１がＤＭＡ制御装置８に前述
の如き指示を与えた後、入出力制御装置６からＤＭＡ転
送要求がＤＭＡ制御装置８に伝達されると、ＤＭＡ制御
装置８は中央制御装置１に対して中央制御バス７の閉塞
信号を伝達すると共に、入出力制御装置６に主記憶装置
３との間で所要の情報を転送開始させる。
を行う場合、中央制御装置１がＤＭＡ制御装置８に前述
の如き指示を与えた後、入出力制御装置６からＤＭＡ転
送要求がＤＭＡ制御装置８に伝達されると、ＤＭＡ制御
装置８は中央制御装置１に対して中央制御バス７の閉塞
信号を伝達すると共に、入出力制御装置６に主記憶装置
３との間で所要の情報を転送開始させる。
その間中央制御装置１は、主記憶装Ｎ２．４または入出
力制御装置５を使用しない処理を実行することが出来る
。
力制御装置５を使用しない処理を実行することが出来る
。
やがて入出力制御装置６と主記憶装置３との間の情報転
送が終了すると、ＤＭＡ制御装置８は中央制御装置１に
情報転送の終了を通知し、中央制御バス７に対する閉塞
を解く。
送が終了すると、ＤＭＡ制御装置８は中央制御装置１に
情報転送の終了を通知し、中央制御バス７に対する閉塞
を解く。
以上の説明から明らかな如く、従来あるダイレクトメモ
リアクセス転送方式においては、入出力制御装置６と主
記憶装置３とがＤ Ｍ Ａ、 Ｍ御装置８の制御の下に
情報転送中は、中央制御装置１は主記憶装置２．４また
は入出力制御装置５を使用する処理が不可能となり、中
央制御装置１の処理能力が低下する恐れがある。
リアクセス転送方式においては、入出力制御装置６と主
記憶装置３とがＤ Ｍ Ａ、 Ｍ御装置８の制御の下に
情報転送中は、中央制御装置１は主記憶装置２．４また
は入出力制御装置５を使用する処理が不可能となり、中
央制御装置１の処理能力が低下する恐れがある。
本発明は下記の手段を講することにより、前記問題点を
解決する。
解決する。
即ち本発明においては、ＤＭＡ転送用のバス（第１図の
９）を、中央制御装置（１）との間で情報を転送するバ
ス（７）と独立に設ける。
９）を、中央制御装置（１）との間で情報を転送するバ
ス（７）と独立に設ける。
また主記憶装置（３，４）および入出力制御装置（６）
を、中央制御装置（１）により制御される選択回路（１
１，１２，１３）を介して前記両バス（７，９）に接続
する。
を、中央制御装置（１）により制御される選択回路（１
１，１２，１３）を介して前記両バス（７，９）に接続
する。
即ち本発明によれば、ＤＭＡ転送は専用のバスを経由し
て行われ、中央制御装置との間で情報を転送するバスを
内存する必要が無くなり、ＤＭＡ転送中も中央制御装置
がＤＭＡ転送に関係しない主記憶装置または入出力制御
装置との間で情報を伝達することが可能となり、中央制
御装置の処理能力の低下が防止される。
て行われ、中央制御装置との間で情報を転送するバスを
内存する必要が無くなり、ＤＭＡ転送中も中央制御装置
がＤＭＡ転送に関係しない主記憶装置または入出力制御
装置との間で情報を伝達することが可能となり、中央制
御装置の処理能力の低下が防止される。
以下、本発明の一実施例を図面により説明する。
第１図は本発明の一実施例によるダイレクトメモリアク
セス転送方式を示す図である。なお、全図を通じて同一
符号は同一対象物を示す。
セス転送方式を示す図である。なお、全図を通じて同一
符号は同一対象物を示す。
第１図においては、中央制御バス７の他にＤＭＡ転送用
のバス（以後ＤＭＡバス９と称する）が設けられ、ＤＭ
Ａ転送の対象となり得る主記憶装置３．４、入出力制御
装置６およびＤＭＡ制御装置８は、中央制御装置１によ
り制御される選択回路１０乃至１３を介して中央制御バ
ス７およびＤＭＡバス９の何れにも接続される。通常中
央制御装置１は、ＤＭＡ制御装置８、主記憶装置３．４
および入出力制御装置６が総て中央制御バス７に接続さ
れる如く、各選択回路１０乃至１３を設定している。
のバス（以後ＤＭＡバス９と称する）が設けられ、ＤＭ
Ａ転送の対象となり得る主記憶装置３．４、入出力制御
装置６およびＤＭＡ制御装置８は、中央制御装置１によ
り制御される選択回路１０乃至１３を介して中央制御バ
ス７およびＤＭＡバス９の何れにも接続される。通常中
央制御装置１は、ＤＭＡ制御装置８、主記憶装置３．４
および入出力制御装置６が総て中央制御バス７に接続さ
れる如く、各選択回路１０乃至１３を設定している。
第１図において、主記憶装置３と入出力制御装置６との
間でＤＭＡ転送を行う場合に、中央制御装置１はＤ Ｍ
Ａ ｉ制御装置８に前述の如き指示を与えると共に、
選択回路１０．１１および１３を制御し、ＤＭＡ制御装
置８、主記憶装置３および入出力制御装置６をＤＭＡバ
ス９に接続させる。
間でＤＭＡ転送を行う場合に、中央制御装置１はＤ Ｍ
Ａ ｉ制御装置８に前述の如き指示を与えると共に、
選択回路１０．１１および１３を制御し、ＤＭＡ制御装
置８、主記憶装置３および入出力制御装置６をＤＭＡバ
ス９に接続させる。
次に入出力制御装置６からＤＭＡ転送要求がＤＭＡ制御
装置８に伝達されると、ＤＭＡ制御装置８は、入出力制
御装置６に主記憶装置３との間で所要の情報をＤＭＡバ
ス９を経由して転送開始させる。
装置８に伝達されると、ＤＭＡ制御装置８は、入出力制
御装置６に主記憶装置３との間で所要の情報をＤＭＡバ
ス９を経由して転送開始させる。
その間中央制御装置１は、主記憶装置２．４または入出
力制御装置５を使用する処理も、中央制御バス７を経由
して実行可能である。
力制御装置５を使用する処理も、中央制御バス７を経由
して実行可能である。
やがて主記憶袋Ｗ３と入出力制御装置６との間の情報転
送が終了すると、ＤＭＡ制御装置８は中央制御装置１に
情報転送の終了を通知する。
送が終了すると、ＤＭＡ制御装置８は中央制御装置１に
情報転送の終了を通知する。
該通知を受信した中央制御装置１は、選択回路１０．１
１および１３を制御し、ＤＭＡ制御装置８、主記憶装置
３および入出力制御装置６を中央制御バス７に接続させ
る。
１および１３を制御し、ＤＭＡ制御装置８、主記憶装置
３および入出力制御装置６を中央制御バス７に接続させ
る。
以上の説明から明らかな如く、本実施例によれば、主記
憶装置３と入出力制御装置６とがＤＭＡ制御装置８の制
御の下に情報転送中も、中央制御装置１は主記憶装置２
．４、または入出力制御装置５を使用する処理が中央制
御バス７を経由して可能となり、中央制御装置１の処理
能力の低下が防止される。
憶装置３と入出力制御装置６とがＤＭＡ制御装置８の制
御の下に情報転送中も、中央制御装置１は主記憶装置２
．４、または入出力制御装置５を使用する処理が中央制
御バス７を経由して可能となり、中央制御装置１の処理
能力の低下が防止される。
なお、第１図はあく迄本発明の一実施例に過ぎず、例え
ば情報処理システムの構成は図示されるものに限定され
ることは無く、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変わらない。
ば情報処理システムの構成は図示されるものに限定され
ることは無く、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変わらない。
以上、本発明によれば、前記情報処理システムにおいて
、ＤＭＡ転送中も中央制御装置がＤＭＡ転送に関係しな
い主記憶装置または入出力制御装置との間で情報を伝達
することが可能となり、中央制御装置の処理能力の低下
が防止される。
、ＤＭＡ転送中も中央制御装置がＤＭＡ転送に関係しな
い主記憶装置または入出力制御装置との間で情報を伝達
することが可能となり、中央制御装置の処理能力の低下
が防止される。
第１図は本発明の一実施例によるダイレクトメモリアク
セス転送方式を示す図、第２図は従来あるダイレクトメ
モリアクセス転送方式の一例を示す図である。 図において、１は中央制御装置、２乃至４は主記憶装置
、５および６は入出力制御装置、７は中央制御バス、８
はＤＭＡ制御装置、９はＤＭＡバス、１０乃至１３は選
択回路、を示す。 坪 １ 同 従来例り十Ｔ図 享 ２ 口
セス転送方式を示す図、第２図は従来あるダイレクトメ
モリアクセス転送方式の一例を示す図である。 図において、１は中央制御装置、２乃至４は主記憶装置
、５および６は入出力制御装置、７は中央制御バス、８
はＤＭＡ制御装置、９はＤＭＡバス、１０乃至１３は選
択回路、を示す。 坪 １ 同 従来例り十Ｔ図 享 ２ 口
Claims (1)
- 主記憶装置（３、４）との間でダイレクトメモリアクセ
ス転送機能を行う入出力制御装置（６）を具備する情報
処理システムにおいて、ダイレクトメモリアクセス転送
用のバス（９）を中央制御装置（１）との間で情報を転
送するバス（７）と独立に設け、前記主記憶装置（３、
４）および入出力制御装置（６）を前記中央制御装置（
１）により制御される選択回路（１１、１２、１３）を
介して前記両バス（７、９）に接続することを特徴とす
るダイレクトメモリアクセス転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11338285A JPS61271555A (ja) | 1985-05-27 | 1985-05-27 | ダイレクトメモリアクセス転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11338285A JPS61271555A (ja) | 1985-05-27 | 1985-05-27 | ダイレクトメモリアクセス転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61271555A true JPS61271555A (ja) | 1986-12-01 |
Family
ID=14610881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11338285A Pending JPS61271555A (ja) | 1985-05-27 | 1985-05-27 | ダイレクトメモリアクセス転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271555A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0259845A (ja) * | 1988-08-25 | 1990-02-28 | Yamaha Corp | 通信制御回路 |
| US5276845A (en) * | 1988-08-25 | 1994-01-04 | Yamaha Corporation | Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer |
| JPH07302251A (ja) * | 1987-03-13 | 1995-11-14 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
-
1985
- 1985-05-27 JP JP11338285A patent/JPS61271555A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302251A (ja) * | 1987-03-13 | 1995-11-14 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
| JPH0259845A (ja) * | 1988-08-25 | 1990-02-28 | Yamaha Corp | 通信制御回路 |
| US5276845A (en) * | 1988-08-25 | 1994-01-04 | Yamaha Corporation | Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer |
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