JPS6015771A - ベクトルプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はベクトル演算を高速に実行可能なベクトルプロ
セッサに関し、特に、ＤＯループ等の繰返し処理中に条
件文を含む処理に於て、条件が不成立となる処理での本
来不要なベクトルデータを削除し、効率良いメモリへの
データアクセスを行なうベクトルプロセッサの記憶制御
方式に関する。

〔発明の背景〕

第１図は科学技術計算で一般的に用いられているＦＯＲ
，ＴＲＡＮ　プログラムでの条件文をぎむＤＯループの
１例である。

このＤＯループ処理は従来のベクトルプロセッサでは、
第２図に示すような手順で行なわれていた。即ち、まず
、主記憶に格納されたベクトルデータＡ（１〜ｎ）を順
次読出してベクトルレジスタＶＲｏ（１〜ｎ）に格納す
る。

そして、ＶＲｏ　（１〜ｎ）をｏ、ｏと比較し、その結
果等しいとき１を、等しくないとき０をベクトルマスク
レジスタＶＭＲｏ（１〜ｎ）の対応する要素番号に順次
格納する。次に、ベクトルデータＣ（１−ｎ）、ＤＣｌ
　〜ｎ）を主記憶から読出して、各々、ベクトルレジス
タＶＥＬ１（１〜ｎ）。

ＶＢ２　（１”ｎ　）に格納する。

引続いて、ＶＭＲｏ　（１〜ｎ）を順次読出して、値が
１であれば■凡２　（１〜ｎ）の対応する要素番号の内
容をＶＢ２（１〜ｎ）の対応する要素番号に格納し、値
がＯであればＶＲｓ　（１”＝ｎ）の対応する要素番号
の内容を、■几３　（１〜ｎ）の対応する要素番号に格
納し、最後に、■几３（１〜ｎ）を主記憶上のオペラン
ドＢ（１〜ｎ）に薔込む。

ここで、図中の０の処理で、ベクトルデータＣ（１−ｎ
）の読出しに於て、ＶＭＲｏ　（１＝　ｎ）のうち値が
１に対応する要素の読出しデータは本来不要であシ、ま
た、［Ｆ］の処理でベクトルデータＤ（１〜ｎ）の読出
しに於て％　ＶＭＲｏ　（１〜’）のうち値がＯに対応
する要素の読出しデータも本来不要であるため、主記憶
からの無駄、な読出しがまた、■、＠の処理に於て、上
述した如くベクトルデータＣ（１−ｎ）、Ｄ（１〜ｎ）
の読出しで有効データのみをベクトルレジスタに格納で
き、また、＠の処理でベクトルレジスタ■几２をＶＢ１
に換えれば會■の処理は削除可能となる。

但し、この場合、■の処理ではＶ　Ｒ３’ｔ　Ｖ　ｆｔ
＋にする必要がある。更に、■の処理が削除可能と同時
に、使用するベクトルレジスタの個数も減少できるとい
う効果もある。■、■のようにマスク情報に基づいた主
記憶からのデータ読出し処理を、マスク付きデータ読出
しと呼ぶこととする。

〔発明の目的〕

従って、本発明は上述した従来技術の問題点を除去し、
処理に必要なデータのみをベクトルレジスタに読出すよ
うに制御し、効率良いベクトルプロセッサを提供するこ
とが目的である。

〔発明の概要〕

第３図は第１図の例題を本発明に基づく処理方式で実行
した場合の手順を示している。

図中、＠、■、■は、各々第２図の＠、■、■と同様の
処理である。但し、■のＶ几３は■ではＶＲｘとなる。

■では、ベクトルデータＣ（１〜ｎ）の読出しに対して
、ベクトルマスクレジスタＶＭ几ｏ（１〜ｎ）でマスク
の値が０である対応する要素番号のデータのみ、即ち、
有効なデータのみをベクトルレジスタＶＲＩ（１〜ｎ）
に格納し、また、■では、ベクトルデータＤ（１−ｎ）
の読出しに対して、ＶＭＲｏ　（１〜ｎ）でマスクの値
が１である対応する要素番号のデータのみをＶＲｘ（１
−”）に格納する。そして、最後に、■の処理でｖＦＬ
ｔ（ｉ〜ｎ）を主記憶上のオペ２ンドＢ（１〜ｎ）に書
込むようにすることによシ、第１図と等価な処理が可能
となる。

〔発明の実施例〕

第４図は本発明の１実施例を示す概略構成図である。図
中、１−１はメモリ装置、１−１−１は８個の異なった
パンクで構成されるメモリモジュール、１−１−２はオ
ーダパイプライン、１−１−５０はセレクタ、２−１は
反転回路、２−２はセレクタ、３−１はデコーダ、３−
２はレジスタ、３−３はプラス１回路、１０はメモリリ
クエスタ、２０はリクエストスタック、３０はメモリポ
ートである。

第５図は、主記憶ｌに格納されているベクトルデータＡ
（１〜８）を、マスクレジスタＶ　Ｍ　Ｒ。

（１〜８）のマスク情報に基づいて読出して（ＶＭＲｏ
（１〜８）の値が１である対応するデータを読出す）ベ
クトルレジスタＶＲｏに格納する様子を示したものでち
る。図中、１は主記憶、２はマスクレジスタ群、３はベ
クトルレジスタ群である。ベクトルＡ（１〜８）の第２
．第４．第５要素に対応するマスクレジスタＶ　Ｍ　Ｒ
ｏの値が１のため、これらの要素に対してのみ読出しを
行なってベクトルレジスタ■几０の対応する要素に格納
すれば良く、その他の要素については読出す必要がない
。この第５図に示した例題での処理をもとに以後の説明
をする。

メモリリクエスタ１０から出力されるリクエスト信号、
メモリアドレス、ストアデータ（主記憶からの読出しで
あれば不要）、リクエストオーダ（読出し／書込み識別
情報）は、一旦、リクエストタック２０にスタックされ
、要素番号の低い順に順次メモリポート３０を経由して
メモリ装置１−１に転送されるが、これらの実現手段は
周知である。このとき、マスクレジスタＶＭ几０のマス
ク情報を上記のリクエスト信号に同期して読出しくもし
必要ならば値を反転回路２−１で反転）て、セレクタ２
−２を介してリクエストスタック２０にスタックする。

そして、このマスク情報は、リクエストオーダの１部と
して追加され、メモリポート３０を経由してメモリ装置
１−１に転送される。

なお、メモリポート３０は、メモリアドレスを解読し、
メモリ装置１−１の対応するバンクの使用状況（バンク
ビジィの有無）を調べ、ビジィでなければただちにメモ
リ装置１−１にリクエスト信号を送出するが、もし、ビ
ジィであれば空くまでリクエスト信号の送出を待たせる
ような制御が行なわれる。

メモリ装置１−１は、リクエスト信号を受取ると、同時
に転送されるメモリアドレスの下位３ビツトを解読して
、メモリモジュー／し１−１−１の必袂なバンクに起動
をかけ、また、リクエストオーダの読出し／書込み識別
情報をもとに読出しあるいは書込みの指示を行なう。な
お、１ビツトの読出し／書込み識別情報の値がＯのとき
読出しを、１のとき書込みを示すものとする。

読出しリクエストであれば、読出しリクエストがあるこ
とを示すリードノくリッド情報、リードノくリッド情報
が１（ＯＮ）でかつマスク情報が１であることを示すデ
ータバリッド情報、メモリアドレスの下位３ピツト（バ
ンクアドレス情報と呼ぶ）をオーダパイプライン１−１
−２に流し込む。このパイプライン１−ｉ−２は、対応
するリクエストの起動がバンクにかけられ、その読出す
データがバンクから出力されるまでのサイクル数に等し
いパイプラインステージで構成される。

そして、このパイプライン１−１−２の最終ステージか
ら出力されるバンクアドレス情報をもとにセレクタ１−
１−５０を介して読出しデータを選択して、ベクトルレ
ジスタ■几０へ、また、リードバリッド情報は書込みア
ドレス更新信号としてプラス１回路３−３に転送し、レ
ジスタ３−２の要素アドレスをプラス１（次読出しデー
タを格納するためのアドレス更新）する。また、データ
バリッド情報は書込み許可信号としてデコーダ３−１に
転送し、レジスタ３−２で指定されるベクトルレジスタ
Ｖ　Ｒｏの要素アドレスに読出しデータを格納する。

なお、第６図は上述したオーダパイプライン１−１−２
の入出力情報を具体的に示したものである。

図中、１−１−２００はＮＯＴ回路、１−１−２０１．
１−１−２０２はＡＮＤ回路である。

メモリリクエスタ１０からは、要素番号の若い１１番に
リクエストが送出され、この順番に従ってメモリ装置１
−１へ転送されて読出しデータが、ベクトルレジスタＶ
　Ｒｏの先頭アドレスから順次格納されるものとする。

このとき、マスク情報が０に対応する要素の読出しデー
タはベクトルレジスタＶ几０の対応する要素アドレスに
書込む必要はないが、即ち、書込み許可信号をデコード
３−１に転送する必要はないが、次要素のデータを書込
むだめのアドレス更新信号はプラス１回路３−３に転送
する必要があるため、マスク情報が０の場合でもオーダ
パイプジイン１−１−２には必要な情報を流し込む必要
がある。

なお、本発明に関するマスク付きデータ読出しでない、
通常のデータ読出しでは、第６図に於て、メモリポート
３０からのマスク情報、ＡＮＤ回路１−１−２０２、オ
ーダパイプライン１−１−２の中でデータバリッド情報
のフィールド部分が不要となる。そして、この場合書込
み許可信号は１゛込みアドレス更新信号を利用すれば良
い。メモリモジュール１−１−１は８個のバンクで構成
され、各バンクは起動開始から終了まで一般的には複数
サイクルを要するだめ、同一バンクには毎サイクルリク
エスト信号が送出されず、プライオリティ回路３０は絶
えずバンクの使用状況（バンクピジィ）を見てリクエス
トを発行する必要がある。なお、バンクが異なれば１サ
イクル毎のリクエスト発行を可能とする。

第７図にメモリアドレスとノくンクの対応を示す。

ここで、各データの単位を８Ｂ（）くイト）とし、アド
レスは１６進表示とする。

第８図は、ベクトルデータＡ（１〜８）のリクエストに
対するメモリアドレスのノくンク割当てを、各々バンク
１〜８とし、オーダノくイブライン１−１−２のステー
ジサイクル数を８とした場合の、メモリ装置１−１の動
作、およびベクトルレジスタ■几０への読出しデータの
書込み動作を示したものでちる。

このケースでは、バンクが全て異なるため、他リクエス
タからのリクエストがなければ、メモリ装置１−１への
リクエスト送出は毎サイクル可能となる。

第９図は、ベクトルデータＡ（１〜８）のリクエストに
対するメモリアドレスの７（ンク割当てを各々バンク１
，５，１，５，１．５，１．５としこの場合には、バン
クｌと５に４個ずつのリクエストが集中するため、メモ
リ装置１−１へのリクエスト送出は毎サイクル送出でき
ず、１８ザイクルもの空きが生じることがある。

第４図の実施例を用いれば前述した如く、有効なデータ
のみをベクトルレジスタに格納でき、従来技術の説明に
用いた第２図の処理＠が削減でき、また、使用するベク
トルレジスタの個数を削減できるという効果がある。さ
らにこのように、メモリアドレスの違いによシ空きサイ
クルが生じ、爽に、複数リクエスタからのリクエストが
あればそれらの競合によ〕空きサイクルが増加する傾向
にめシ、この点を改善すれば良り犬さな効果が期待でき
ることになる。

マスク情報が０の場什、読出しデータをベクトルレジス
タ■几◎へ書込む必要がないため、該当するバンクのビ
ジィは本質的には不要となるが、書込みアドレス更新信
号を送出する必要がある。

このため、第４図の実施例では、マスク情報の０／１に
かかわらず、あたかもマスク情報が全てｌと見做してメ
モリポート３０がリクエスト信号を送出（従来技術から
容易に実視可能）していたため不要なバンクがビジィと
なるために生ずるバンク競合によって、後続リクエスト
が発行できないために空サイクルが生ずる。

第１θ図はマスク情報がＯの場合、不要なバンクをビジ
ィとしないとした場合の処理を示すタイムチャートであ
る。本図は、第９図と同様に、ベクトルデータＡ（１〜
８）のリクエストに対するメモリアドレスのバンクを、
各々バンク１，５゜１．５，１，５，１．５とした場合
である。

Ａ（１）のリクエストはマスク情報がＯのため、第１サ
イクルでバンクｌはビジィとならず（図中の破線で囲ん
だバンクはビジィとならないものとする）、オーダパイ
プライン１−１−２のステージ１にのみ必要情報を流し
込む。Ａ（２）のリクエストは第２サイクルで、マスク
情報が１のためバンク５をビジィとし、同一時にステー
ジｌに必要情報を流し込む。

Ａ（３）のリクエストはマスク情報が００ため、バンク
の使用状況にかかわらずＡ（２１のリクエストに引続き
、第３サイクルでステージ１に必要情報を流し込む（な
〕・、パンク１はビジィとぜず）。第９図と比較すると
、第９図では、マスク情報が０でも、対応するバンクを
ビジィとするため、Ａ（３）のリクエスト処理は、Ａ（
１）のリクエストによってビジィにされたバンク１が空
くまで待たされる。

このようにリクエストを処理することにより、第９図で
の空きサイクル数１８が第１０図では６サイクルに削減
できる効果が更に追加されることになる。

第１１図は本発明の他の実施例を示す概略構成図でおシ
、１−１−１−４はメモリ装置、ｌ−１−１〜１−４−
１は８個のバンクで構成されるメモリモジュール、１−
１−２〜１−４−２はオーダパイプライン、２はマスク
レジスタ群、２−１゜２−３はＮＯＴ回路、２−２．２
−４はセレクタ、３はベクトルレジスタ群、３−１００
は読出しデータを指定されたベクトルレジスタへ書込む
ためのデータバスセレクト回路、４はベクトル命令を処
理するベクトル処理装置（ＶＵ）、５はスカラ命令を処
理するスカラ処理装置（ＳＵ）、６は入出力を行なうチ
ャネルプロセッサ（ＣＨＰ）、７は記憶制御装置（ＭＣ
Ｕ）、１０，１１はメモリリクエスタ、２０．２１は、
ＶＵからのメモリリクエストをスタックするリクエスト
スタック、２２．２３は各々、ＣＨＰとＳＵからのメモ
リリクエストをスタックするリクエストスタック、３０
〜３３は、各々、メモリ装置１−３．１−４゜１−１．
１−２に対するメモリボート、４０゜４１は、ＶＵのメ
モリリクエスタ１０．１１から送出される読出しリクエ
ストに対する読出しデータをメモリ装置１−１〜１−４
から選択し、ベクトルレジスタ群３に転送する選択回路
、４２゜４３は、各々、ＣＨＰ、ＳＵに対する選択回路
である。

第１２図はリクエストスタック２０（但し、リクエスト
スタック２１〜２３も同様の機能をもつ）の構成図であ
る。

２０−１〜２０−８はメモリリクエスタから信号線ｔ２
０−１−１２０−４を介して転送されるリクエスト情報
をスタックする複数個からなるスタックレジスタ群であ
、！５．２０−１はリクエスト信号（１ビツト）、２０
−２はマスク情報（１ピツ））、２０−３は読出／書込
み識別情報（１ビツトで、０のとき読出し、１のとき書
込み）、２０−４はアクセス要求元情報（２ビツトで構
成され、例えば、００はメモリリクエスタｌ０１０１は
メモリリクエスタ１１，１０はＳＵ、１１はＣＨＰとす
る）、２０−５は上位アドレス、２０−６はバンクアド
レス（３ビツト）、２０−７はボートアドレス（２ビツ
ト）、２０−８はストアデータを格納するレジスタ群で
ある。２０−１０は書込みポインタ、２０−１４は読出
しポインタ、２０−１１と２０−１５はプラス１回路、
２０−１２．２０−１３．２０−１７はデコーダ、２０
−１６はＯＲ回路、２０−１８〜２０−２１はＡＮ、Ｄ
回路、ｔ２０−１〜１２０−４．　ｔ２０−１０〜ｔ２
０−２１．　ｔ３０−６．　ｔ３１−６゜１３２−６．
！３３−６は信号線である。

信号線ｔ２０−１を介してリクエスト信号が送出される
と、書込みポインタ２０−１０の値がデコーダ２０−１
２で解読され、指定された番号のスタックレジスタにリ
クエスト情報がスタックされ、また、ポインタ２０−１
０の１直はプラス１回路２０−１１で＋１されて再セッ
トされ、次リクエストのためのスタックレジスタ番号値
が準備される。

読出しポインタ２０−１４の値はデコーダ２゜−１３で
解読され指定された番号のスタックレジスタのリクエス
ト情報が読出される。このとき、レジスタ群２０−１か
ら出力されるリクエスト信号が信号線ｔ２０−１０を介
してＡＮＤ回路２゜−１８〜２０−２１に入力され、ま
た、レジスタ群２０−７から出力されるボートアドレス
カフ’コーダ２０−１７で解読され、図に示すようにＡ
ＮＤ回路２０−１８〜２０−２１に入力され、これら２
人力でＡＮＤがとられる。即ち、リクエスト信号が１の
とき、２ビツトのボートアドレスが解読され、ＡＮＤ回
路２０−１８〜２Ｏ−２１１７）どれか１つから１が出
力される。

ボートアドレスが００，０１，１０．１１１７）とき、
各々、信号ｇｔ２０−１６〜ｔ２０−１９が１とな９、
ボートリクエスト信号として各々ボート３２，３３，３
０．３１へ送出され、このとき同時に、マスク情報、読
出し／書込み識別情報、アクセス要求元情報、上位アド
レス、バンクアドレス、ストアデータが、各々、信号線
ｔ２０−１１、ｔ２０−１２．ｔ２０−１３．ｔ２０−
１４、ｔ２０−１５．ｔ２０−２０を介してボート３０
〜３３の全てに送出される。

そして、ボート３０〜３３に送出されたボートリクエス
トは、他のリクエストスタックからのボートリクエスト
との間でプライオリティが取られ、対応するメモリ装置
へメモリリクエストが送出されたことを示すアクセプト
信号が、ボート３２゜３３．３０．３１から、各々信号
線ｔ３２−６゜１３３−６．ｔ３０−６．ｔ３１−６を
介して返送される。これらの信号はＯＲ回路２０’−１
６でＯＲされて信号線ｔ２０−２１を介してプラス１回
路２０−１５に入力され、読出しポインタ２〇−１４の
値を＋１更新するのに使用される。この信号線ｔ２０−
２１は、同時にまた、対応するメモリリクエスタへ転送
し、メモリリクエスタから送出されたリクエストが処理
されたことを伝える（必要であれば新たなリクエストの
送出が可能となる）。

第１３図は、上位アドレス、バンクアドレス、ポートア
ドレスの内訳を示している。例えば、メモリ容量を１６
ＭＢ、メモリアドレスをバイト単位とすれば、３２ビツ
トのアドレスを要する。そして、メモリアクセス時のデ
ータ処理単位を８バイトとすれば、メモリアドレスの下
３ピットを無視（ａｕ“０“と見做す）できる。

第１４図はボート３２の構成図であ不。但し、ボー）３
０，３１．３３も同様の機能をもつ。図中、３２−１〜
３２−４は、各々、リクエストスタック２０〜２３から
送出されるポートリクエスト信号、マスク情報、バンク
アドレスと、バンクビジィ回路３２−９から信号線ｔ３
２−５−１〜１３２−５−８を介して出力されるバンク
ビジィ信号とを入力して、メモリ装置１−１へのリクエ
スト送出条件を判定するリクエスト送出判定回路、３２
−５はプライオリティ回路、３２−６はＯＲ回路、３２
−７はセレクタ、３２−８はＡＮＤ回路、３２−９はバ
ンクビジィ回路、３２−１０はレジスタ、ｔ３２−１〜
ｔ３２−４．ｔ３２−５−１〜ｔ３２−５−８．ｔ３２
−６〜ｔ３２−２２は信号線である。

リクエスト送出判定回路３２−１の構成（３２−２〜３
２−４も同様）を第１５図に示し、３２−５０〜３２−
５８はＮＯＴ回路、３２−５９〜３２−６７はＡＮＤ回
路、３２−６８はＯＦも回路、３２−６９はデコーダで
ある。信号線ｔ２０−１５を介して転送される３ビツト
のバンクアドレスがデコーダ３２−６９で解読され、０
００のときバンク０．００１のときバンクｌ、・・・・
・・、１１１のときバンク８が指定され、各々、ＡＮＤ
回路３２−６０〜３２−６７へ入力され、また、バンク
ビジィ回路３２−９から出力されるバンク１〜バンク８
のビジィ信号が、各々信号線ｔ３２−５−１〜１３２−
５−８、ＮＯＴ回路３２−５１〜３２−５８を介してＡ
ＮＤ回路３２−６０〜３２−６７へ入力され、これらの
入力と信号線ｔ２０−１６を介して転送されるボートリ
クエスト信号とでＡＮＤがとられ、出力が０几回路３２
−６８に入力される。また、信号線ｔ２０−１１を介し
て転送されるマスク情報がＮＯＴ回路３２−５０で反転
され、Ａ　Ｎ、　Ｄ回路３２−５９でボートリクエスト
信号とＡＮＤがとられ、出力がＯＲ回路３２−６８に入
力される。

即ち、ボートリクエスト信号が１で、かつバンクアドレ
スで指定されるバンク番号に対応するバンクビジィが０
であれば（バンクが空いていれば）１また、ポートリク
エスト信号が１で、かつ、マスク情報がＯであれば、Ｏ
Ｒ回路３２−６８から信号線ｔ３２−１を介して１が出
力される。後者の条件は、マスク情報が０のため、バン
クの空き具合いに関係なくリクエスト送出が可能である
ことを意味する。

このようにして、リクエスト送出判定回路３２−１〜３
２−４から信号線ｔ３２−１−１３２−４を介して出力
されるリクエストスタック毎のリクエスト送出許可信号
は、プライオリティ回路３２−５で、ある優先順位に従
ってアクセプトされる。なお、プライオリティ回路の詳
細は省略するが、例えば、本回路に入力されるリクエス
ト送出許可信号にプライオリティ付けをし、リクエスト
送出許可信号が複数個入力される場合、最も高いプライ
オリティをもつものからアクセプトさせるように制御す
る方式がある。

信号線ｔ３２−６〜ｔ３２−９は、各々、リクエストス
タック２０〜２３からのポートリクエスト信号に対して
アクセプトされたとき１となシ、これらの信号は対応す
るリクエストスタックへ前述したアブセクト信号として
送出される。

また、これらの信号はセレクタ３２−７に入力され、対
応するリクエストスタックからのリクエスト情報を選択
し、レジスタ３２−１０にセットし、マスク情報が信号
線１３２−１７、読出し／書込み識別情報が信号線ｔ３
２−１８、アクセス要求元情報が信号線ｔ３２−１９、
上位アドレスが信号線１３２−２０．バンクアドレスが
信号線ｔ３２−２１、ストアデータが信号線ｔ３２−２
２を介して、メモリ装置１−１へ送出される。

また、信号線ｔ３２−１−ｔ３２−４を介して出力され
るリクエスト送出許可信号は、０几回路３２−６ＴＯ几
され、レジス＊３２−１０．信号線ｔ３２−１６を介し
て、メモリリクエスト信号としてメモリ装置１−１へ送
出される。さらに、信号線ｔ３２−１０はＡＮＤ回路３
２−８へ接続され、マスク情報が出力される信号線ｔ３
２−１１とＡＮＤされ、出力が信号線ｔ３２−１５を介
してバンクビジィ回路３２−９へ入力される。

このとき同時に、バンクアドレスが信号１ｍｔ３２−１
３を介してバンクビジィ回路３２−９へ入力される。こ
れは、どれかのリクエスト送出許可信号が１で、かつ、
マスク情報が１のときのみ信号線ｔ３２−１５が１とな
シ、そのとき、信号線によシ指定されるバンク番号を必
要サイクル数だけビジィにすることを示しており、マス
ク情報が０であればビジィとならない。

第１６図は、メモリ装置１−１の構成図（他のメモリ装
置も同様の構成）であシ、１−１−２はオーダパイプラ
イン、ｌ−１−３は３ビツトのバンクアドレスを解読す
るデコーダ、１−１−４はＮＯＴ回路、１−１−５〜１
−１−２３　（１−１−１１〜１−１−２０は省略）は
ＡＮＤ回路、１−１−２４はセレクタ、１１２５〜ｌ−
１−３２（１−１−２７〜１−１−３１は省略）はメモ
リバンク、ｔｌ−１−１−１１−１−４は信号線である
。

信号線ｔ３２−２１を介して転送される３ビツトのバン
クアドレスがデコーダ１−１−３でＰＲＲｊｌされＡＮ
Ｄ回路１−１−７〜１−１−２２に入力され、また、信
号線ｔ３２−１６を介して転送されるメモリリクエスト
信号と、ｔ３２−１７を介して転送されるマスク情報と
がＡＮＤ回路１−１−５でＡＮＤされて出力がＡＮＤ回
路１−１−７〜１−１−２２に入力される。さらに、Ａ
ＮＤ回路１−１−７．１−１−９．１−１−１１．・・
・・・・１−１−２１には信号線ｔ３２−１８を介して
転送される読出し／書込み識別情報がＮＯＴ回路１−１
−４で反転されて入力され、上記２人力とでＡＮＤがと
られ、出力信号は各々メモリバンクｌ−１−２５〜１−
１−３２への読出し起動信号となる。また、ＡＮＤ回路
１−１−８．１−１−１０、・・・・・・１−１−２２
には上記識別情報がそのまま入力され、出力信号は各メ
モリバンクへの書込み起動信号となる。

なお、各メモリバンクへは、信号線ｔ３２−２０、ｔ３
２−２２を介して転送される上位アドレス、ストアデー
タ（書込みのときのみ）も同時に入力される。また、オ
ーダパイプライン１−１−２゛へは、ＡＮＤ回路１−１
−６から出力されるリードバリッド情報（１のとき読出
しリクエストがあることを示す情報）、ＡＮＤ回路１−
１−１６から出力されるリードバリッド情報が１で、か
つ、信号線１３２−１７のマスク情報が１であるときｌ
となるデータバリッド情報（ＡＮＤ回路１−１−２３か
ら出力される）、信号＠ｔ３２−１９．１３２−２１か
ら、各々、リクエスト発行元情報、バンクアドレスが入
力される。そして、メモリバンクのアクセスに必要なサ
イクル数だけのパイプラインステージを経由して、リー
ドバリッド情報が書込みアドレス更新信号として信号線
ｔ１−１−１を介して、また、データバリッド１青報が
書込み許可信号として信号線ｔｌ−１−２を介して、ま
た、リクエスト発行元情報が信号線ｔ１−１−３を介し
て、また、各メモリバンクから出力されるデータをセレ
クタ１−１−２４でバンクアドレスをもとに選択し、読
出しデータとして信号線ｔｌ−１−４を介して、選択回
路４０〜４３へ送出される。そして、各選択回路４０〜
４３は、リクエスト発行元情報の２ビツトを解読し、自
分が取込む情報かどうかを識別し、取込む必要があれば
、書込みアドレス更新信号、書込み許可信号、読出しデ
ータを取込み、各々リクエスト発行元へ転送する。

本実施例では、書込み許可信号、書込みアドレス更新信
号、リクエスト発行元情報等を生成する情報を、メモリ
装置内のオーダパイプラインに流し込んで遅延させるよ
うにしたが、これは、メモリ装置内でのみ遅延させる必
要はなく、等価な機能ならばどこでも良い。

〔発明の効果〕

以上によれば、処理に必要なベクトル要素のみを読出す
ことができ、効率よい処理を実行できる。

【図面の簡単な説明】

第１図と第２図は、従来技術の説明図、第３図第　１　
口 罰２図 ４５６− ■　３　図 ′ｖｌ　６　図 メ亡’ｌボート３ρり弓 デコー７”３−／へ 第　７　図 第　ｇ　図 第　１２　図 若　１３　図

Claims (1)

1. 【特許請求の範囲】 １、ベクトル処理装置と主記憶装置との間に接続され、
   該主記憶装置に格納されたベクトルデータを前記ベクト
   ル処理装置にあるベクトルレジスタへ順次読出し、且つ
   、該ベクトル処理装置にあるベクトルレジスタに格納さ
   れた演算結果を前記主記憶装置へ順次書込むだめの記憶
   制御装置であって、該ベクトル処理装置からの読出し要
   求に付加されて転送され、読出しの要否を指示するマス
   ク情報（１のとき要、０のとき否）に基づいて、該マス
   ク情報によシ指示されるデータのみを該主記憶装置から
   該ベクトル処理装置のベクトルレジスタへ読出して格納
   す該記憶制御装置。 ２、該記憶制御装置であって、マスク情報が０のとき、
   該主記憶装置のメモリバンクのビジィを抑止するよう制
   御し、本来は不要なメモリバンク競合を削減させること
   を特徴とする第１項の記憶制御装置。