JPS6266377A - マスクパタ−ン生成方式 - Google Patents
マスクパタ−ン生成方式Info
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- JPS6266377A JPS6266377A JP60207502A JP20750285A JPS6266377A JP S6266377 A JPS6266377 A JP S6266377A JP 60207502 A JP60207502 A JP 60207502A JP 20750285 A JP20750285 A JP 20750285A JP S6266377 A JPS6266377 A JP S6266377A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
(概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
発明の効果
〔擾概要〕
少なくとも、マスクレジスタ(MR)と、ベクトルレジ
スタ(VR)とを備え、該ベクトルレジスタ(VR)の
各要素に対応するマスクレジスタ(Ml?)の値が。
スタ(VR)とを備え、該ベクトルレジスタ(VR)の
各要素に対応するマスクレジスタ(Ml?)の値が。
1”ならば、該当するベクトルレジスタ(Vl?)の要
素に対する演算を実行し、該値が‘0’ならば演算を実
行しないと云う、所謂演算マスク機能を備えたベクトル
デ〜り処理装置において、ベクトル周朋マスクパターン
発生命令(VGMZ) 、又は別手段を設け、例えば、
該命令の第1オペランド(R1)が指定するマスクレジ
スタ(MR)に、要素番号0から、第2オペランド(R
2)で示される数−1迄の要素(A)に°‘0’を書き
、該第2オペランl゛(112)で示される数の要素か
ら、第2オペランド(R2) +1のオペランドで示さ
れる数−1迄の要素(B)に“1”を書き込み、このA
+Bを1周期として、例えば、ベクトル1(VDで示さ
れる要素宿縁り返してマスクパターンを生成するように
したものである。
素に対する演算を実行し、該値が‘0’ならば演算を実
行しないと云う、所謂演算マスク機能を備えたベクトル
デ〜り処理装置において、ベクトル周朋マスクパターン
発生命令(VGMZ) 、又は別手段を設け、例えば、
該命令の第1オペランド(R1)が指定するマスクレジ
スタ(MR)に、要素番号0から、第2オペランド(R
2)で示される数−1迄の要素(A)に°‘0’を書き
、該第2オペランl゛(112)で示される数の要素か
ら、第2オペランド(R2) +1のオペランドで示さ
れる数−1迄の要素(B)に“1”を書き込み、このA
+Bを1周期として、例えば、ベクトル1(VDで示さ
れる要素宿縁り返してマスクパターンを生成するように
したものである。
本発明は、マスクレジスタ(MR)による演算マスク機
能を備えたベクトルデータ処理装置において、該マスク
レジスタ□If?)に対するマスクパターン生成方式に
関する。
能を備えたベクトルデータ処理装置において、該マスク
レジスタ□If?)に対するマスクパターン生成方式に
関する。
近年、ベクトルプロセッサ(VP) 、即ちスーパーコ
ンピュータの普及に伴って、例えば、電波天文学での高
速フーリエ変換(FFT)演算とか1画像処理の分野等
において、ベクトルプロセ・ノサ(vP)が実稼働し、
アプリケーションプログラム等の性能評価がなされるよ
うになってきた。
ンピュータの普及に伴って、例えば、電波天文学での高
速フーリエ変換(FFT)演算とか1画像処理の分野等
において、ベクトルプロセ・ノサ(vP)が実稼働し、
アプリケーションプログラム等の性能評価がなされるよ
うになってきた。
その結果、該へクトルデータ処理において、ネックにな
っている部分が明らかになりつつあるが、その1つとし
て、マスクパイプライン(肝)による、所謂マスク演算
でのマスクパターンの発生能力が、該ベクトルプロセッ
サ(VP)の処理能力を向上させるのに効果が大きいこ
とが明らかになってきておリ、該マスクパターンの生成
を効率的に行う方法が待たれるようになってきた。
っている部分が明らかになりつつあるが、その1つとし
て、マスクパイプライン(肝)による、所謂マスク演算
でのマスクパターンの発生能力が、該ベクトルプロセッ
サ(VP)の処理能力を向上させるのに効果が大きいこ
とが明らかになってきておリ、該マスクパターンの生成
を効率的に行う方法が待たれるようになってきた。
第2図は従来のマスクパターン生成方式を説明する図で
ある。
ある。
従来のマスクパターン生成命令(以下、VGMと云う)
は、マスクレジスタ(MR)の特定の要素のみ1″又は
“‘0’で、後は全°O1又は全‘1’のマスクパター
ンしか作れなかった。
は、マスクレジスタ(MR)の特定の要素のみ1″又は
“‘0’で、後は全°O1又は全‘1’のマスクパター
ンしか作れなかった。
即ち、当該VGM命令が実行されると、該命令のR2部
で示される値(以下、R2Iと云う)が、補数生成回路
(COMP) 1で1の補数が取られた後、加算器(A
DD[!R) 3に入力される。
で示される値(以下、R2Iと云う)が、補数生成回路
(COMP) 1で1の補数が取られた後、加算器(A
DD[!R) 3に入力される。
該加算器(ADDER) 3においては、定数回路(C
NST) 2からの一定数、例えば1゛と、上記R2I
の1の補数とが加算されることにより、上記R2Iがら
一定数°l”が減算され、その時々において、デコーダ
(VGM) 4の出力と、当該VGM命令が指定するモ
ディファイア(MI)とが、排他的論理和回路(EOR
)5で排他的論理和がとられ、その結果が該ν叶命令の
R1部が指定するマスクレジスタ(Mlりの先頭要素か
ら格納される。
NST) 2からの一定数、例えば1゛と、上記R2I
の1の補数とが加算されることにより、上記R2Iがら
一定数°l”が減算され、その時々において、デコーダ
(VGM) 4の出力と、当該VGM命令が指定するモ
ディファイア(MI)とが、排他的論理和回路(EOR
)5で排他的論理和がとられ、その結果が該ν叶命令の
R1部が指定するマスクレジスタ(Mlりの先頭要素か
ら格納される。
即ち、上記モディファイア(MI)が“‘0’であれば
、000〜‘0’が格納され、該モディファイア(MI
)が1゛であると’111−1’が格納されるように機
能する。
、000〜‘0’が格納され、該モディファイア(MI
)が1゛であると’111−1’が格納されるように機
能する。
そして、上記減算結果が°‘0’になった時、上記デコ
ーダ(VGM) 4の出力は°1°となり、その時指示
されたマスクレジスタ(MR)の要素には、モディファ
イア(Ml)の値によって、°I”又は‘0’が格納さ
れる。
ーダ(VGM) 4の出力は°1°となり、その時指示
されたマスクレジスタ(MR)の要素には、モディファ
イア(Ml)の値によって、°I”又は‘0’が格納さ
れる。
以降、該デコーダ(VGM) 4の出力は°‘0’とな
り、マスクレジスタ(MR)には、ベクトル長(VL)
まで、“ooo−o’又は111−1’が格納されるよ
うに機能する。
り、マスクレジスタ(MR)には、ベクトル長(VL)
まで、“ooo−o’又は111−1’が格納されるよ
うに機能する。
このようにして生成されたマスクパターンの例を第3図
に示す。
に示す。
従って、第4図に示したようなベクトル演算で必要とす
るマスクパターンを生成する為には、1) ベクトル命
令が複数個必要であった。
るマスクパターンを生成する為には、1) ベクトル命
令が複数個必要であった。
2) メモリに予め、マスクパターンを格納しておき、
必要の都度、該メモリよりマスクレジスタ(Ml?)に
ロードする必要があった。
必要の都度、該メモリよりマスクレジスタ(Ml?)に
ロードする必要があった。
上記、1)ノベクトル命令で、このようなパターンを生
成する場合、例えば、下記の目的プログラムを作成して
実行する。
成する場合、例えば、下記の目的プログラムを作成して
実行する。
■ L GR1=1
■ L GR2=i
■ L GR3=j
■ VGS VRI、GRI
■ VGS* MRI、GR2,νR1■ VGS*
MR2,GR3,VRI■ VNM MR3,M
R2,MRI上記のプログラムにおいて、最初の3つの
ロード命令■〜■で、汎用レジスタ(GR)のそれぞれ
に、GR1=1.GR2=i、GR3=jが設定される
。
MR2,GR3,VRI■ VNM MR3,M
R2,MRI上記のプログラムにおいて、最初の3つの
ロード命令■〜■で、汎用レジスタ(GR)のそれぞれ
に、GR1=1.GR2=i、GR3=jが設定される
。
次のベクトル発生シリーズ(VGS)命令■では、汎用
レジスタ(Gl?l)の内容(本例においては°1゜)
の等差数列を、ベクトルレジスタ(VRI)に生成する
。即ち、本例においては、 VRI; 1,2,3,4.−、VL なる数列が格納される。
レジスタ(Gl?l)の内容(本例においては°1゜)
の等差数列を、ベクトルレジスタ(VRI)に生成する
。即ち、本例においては、 VRI; 1,2,3,4.−、VL なる数列が格納される。
続く、ベクトル比較スカラ(VGS*)命令■において
は、上記の命令で作成されたGR2とVRI との内容
を比較し、 GR2<VRI となる条件で、対応するマスクレジスタ(Ml?)の各
要素に‘1’を入れる。即ち、 MRI; 000−−01111−−1(第i要素より
T)同じようにして、ベクトル比較スカラ命令(VGS
本)命令■においては、上記の命令で作成されたGR3
とVRI との内容を比較し、 GR3>VRI となる条件で、対応するマスクレジスバMl+)の各要
素に“1″を入れる。即ち、 MR2; 111−−−10000−0(第j 要素ヨ
l’) ’0’)そして、最後のベクトルアンドマスク
(VNM)命令■では、マスクレジスバMRI)と(M
R2)との論埋積をとって、マスクレジスタ(AR3)
に格納する。
は、上記の命令で作成されたGR2とVRI との内容
を比較し、 GR2<VRI となる条件で、対応するマスクレジスタ(Ml?)の各
要素に‘1’を入れる。即ち、 MRI; 000−−01111−−1(第i要素より
T)同じようにして、ベクトル比較スカラ命令(VGS
本)命令■においては、上記の命令で作成されたGR3
とVRI との内容を比較し、 GR3>VRI となる条件で、対応するマスクレジスバMl+)の各要
素に“1″を入れる。即ち、 MR2; 111−−−10000−0(第j 要素ヨ
l’) ’0’)そして、最後のベクトルアンドマスク
(VNM)命令■では、マスクレジスバMRI)と(M
R2)との論埋積をとって、マスクレジスタ(AR3)
に格納する。
この結果、マスクレジスタ(AR3)には、以下のよう
なビットパターンが得られる。即ち、AR3; 000
−−0111−1000−0(第i要素より、第j要素
−1まで°1’)従って、ベクトル命令によって、上記
のような、複数個の1(又はO)を、0(又は1)では
さみ込んだマスクパターンを生成する場合には、オーノ
ーへ71、が大きくなると云う問題があった。
なビットパターンが得られる。即ち、AR3; 000
−−0111−1000−0(第i要素より、第j要素
−1まで°1’)従って、ベクトル命令によって、上記
のような、複数個の1(又はO)を、0(又は1)では
さみ込んだマスクパターンを生成する場合には、オーノ
ーへ71、が大きくなると云う問題があった。
次に、2)の方法では、予め、メモリに格納しであるマ
スクパターンしか使用できない為、プログラム処理の都
度、任意のマスクパターンを得るごとができないと云う
問題があった。
スクパターンしか使用できない為、プログラム処理の都
度、任意のマスクパターンを得るごとができないと云う
問題があった。
本発明は上記従来の欠点に鑑み、必要に応して任意の繰
り返しパターンを、マスクレジスタ(Mlυに生成する
ことができる手段(命令)を提供することを目的とする
ものである。
り返しパターンを、マスクレジスタ(Mlυに生成する
ことができる手段(命令)を提供することを目的とする
ものである。
第1図は本発明の一実施例をブロック図で示した図であ
る。本発明においては、マスクレジスタ(MR)の先頭
要素から、1個の連続した‘0’又は。
る。本発明においては、マスクレジスタ(MR)の先頭
要素から、1個の連続した‘0’又は。
1゛を格納し、続いて、j個の連続した°1°又は‘0
’を格納し、且つ、残りの全要素を全°0“又は°〕゛
を格納するか1或いは、−に記i−1j個のO/1パタ
ーンをベクトル長(V[、)迄繰り返したマスクパター
ンを生成するのに、ベクトル周期マスクパターン発生(
以下、VGMZと云う)命令、又は別手段を設ける。
’を格納し、且つ、残りの全要素を全°0“又は°〕゛
を格納するか1或いは、−に記i−1j個のO/1パタ
ーンをベクトル長(V[、)迄繰り返したマスクパター
ンを生成するのに、ベクトル周期マスクパターン発生(
以下、VGMZと云う)命令、又は別手段を設ける。
そして、該命令を実行することにより、上記命令の[2
2部の内容(i個)を設定するレジスタ(l+2I)1
0と、上記命令のR2部]1の内容(j個)を設定する
レジスタ(R2→1011を設けると共に、該VGMZ
命令の実行開始時には‘0’で、以降VGMZ制御部8
で後述する事象変化を検出すると、当初の値を反転する
レジスタ(AR) 7と、該VGMZ命令のモディファ
イア(MI)部を初回設定した後は、JJI他的論的論
理和回路OR) 5の出力を設定することを繰り返して
いるレジスタ(PMWIl) 6とを設番」る。
2部の内容(i個)を設定するレジスタ(l+2I)1
0と、上記命令のR2部]1の内容(j個)を設定する
レジスタ(R2→1011を設けると共に、該VGMZ
命令の実行開始時には‘0’で、以降VGMZ制御部8
で後述する事象変化を検出すると、当初の値を反転する
レジスタ(AR) 7と、該VGMZ命令のモディファ
イア(MI)部を初回設定した後は、JJI他的論的論
理和回路OR) 5の出力を設定することを繰り返して
いるレジスタ(PMWIl) 6とを設番」る。
そして、最初上記レジスタ(R2+) 10の内容(前
述のi個を指定している)について、マスクパターン加
算器(MP ADDI’:R) 3チ一定値(VC)、
例えば、‘1’ を減算しながら、上記レジスタ(AR
) 7とレジスタ(PMWI?) 6との間で排他的論
理和回路(EOR) 5で排他的論理和をとった値をレ
ジスタ(MWR) 9を通して、マスクレジスタ(MR
)の先頭要素から順次格納し、」二記マスクパターン加
算器(MP ADDI+R) 3の値が“‘0’、即ち
、レジスタ(R2I) 10が指示する前述のj個を検
出した時、VGMZ制御部8においては、事象変化があ
ったと認識して、上記レジスタ(AR) 7を“1”に
設定し、レジスタ(PMMP) 6と、排他的論理和回
路(EOR> 5で排他的論理和をとって、マスクレジ
スタ(Ml?)の該当要素に“1′を格納するように機
能さセる。
述のi個を指定している)について、マスクパターン加
算器(MP ADDI’:R) 3チ一定値(VC)、
例えば、‘1’ を減算しながら、上記レジスタ(AR
) 7とレジスタ(PMWI?) 6との間で排他的論
理和回路(EOR) 5で排他的論理和をとった値をレ
ジスタ(MWR) 9を通して、マスクレジスタ(MR
)の先頭要素から順次格納し、」二記マスクパターン加
算器(MP ADDI+R) 3の値が“‘0’、即ち
、レジスタ(R2I) 10が指示する前述のj個を検
出した時、VGMZ制御部8においては、事象変化があ
ったと認識して、上記レジスタ(AR) 7を“1”に
設定し、レジスタ(PMMP) 6と、排他的論理和回
路(EOR> 5で排他的論理和をとって、マスクレジ
スタ(Ml?)の該当要素に“1′を格納するように機
能さセる。
この結果、」二記モディファイ(MI)部の値が°‘0
’であると、該マスクレジスタ01R)には、i個の‘
0’が格納され、i+1番目の要素には‘1’が格納さ
れることになる。
’であると、該マスクレジスタ01R)には、i個の‘
0’が格納され、i+1番目の要素には‘1’が格納さ
れることになる。
以降は、レジスタ(R2+1)+ 11の内容(前述の
j個を指定している)がマスクパターン加算器(MPA
rlrll’iR) 3に入力され、同じような減算処
理が行われることにより、1個の°O゛とj個の1゛が
マスクレジスタ(MR)に格納されるように構成する。
j個を指定している)がマスクパターン加算器(MPA
rlrll’iR) 3に入力され、同じような減算処
理が行われることにより、1個の°O゛とj個の1゛が
マスクレジスタ(MR)に格納されるように構成する。
更に、必要により、上記111個のO/1パターンを基
本パターンとして、ベクトル長(V+、)迄繰り返す為
のゲート手段81を設ける。
本パターンとして、ベクトル長(V+、)迄繰り返す為
のゲート手段81を設ける。
r作用〕
即ち、本発明によれば、少なくとも、マスクレジスタ(
MR)と1へりトルレジスタ(ν11)とを備え、咳ベ
クトルレジスタ(VR)の各要素に対応するマスクレジ
スタ(MR)の値が1”ならば、該当するベクトルレジ
スタ(VR)の要素に対する演算を実行し、該値が°‘
0’ならば演算を実行しないと云う、所謂演算マスク機
能を備えたベクトルデータ処理装置において、ベクトル
周期マスクパターン発生命令(VGMZ)、又は別手段
を設け、例えば、該命令の第1オペランド(R1)が指
定するマスクレジスタ(MR)に、要素番号0から、第
2オペランド(R2)で示される数−1迄の要素(A)
に‘0’を書き、該第2オペランド(R2)で示される
数の要素から、第2オペランド(R2) + 1のオペ
ランドで示される数−1迄の要素(R)に‘1’を書き
込み、このA十Bを1周期として、例えば、ベクトル長
(VL)で示される要素宿縁り返してマスクパターンを
生成するようにしたものであるので、ベクトル周期パタ
ーン発生命令(又は、手段)を実行、(又は、起動)す
るだけで、任意の繰り返しパターンをマスクレジスタに
生成することができる効果がある。
MR)と1へりトルレジスタ(ν11)とを備え、咳ベ
クトルレジスタ(VR)の各要素に対応するマスクレジ
スタ(MR)の値が1”ならば、該当するベクトルレジ
スタ(VR)の要素に対する演算を実行し、該値が°‘
0’ならば演算を実行しないと云う、所謂演算マスク機
能を備えたベクトルデータ処理装置において、ベクトル
周期マスクパターン発生命令(VGMZ)、又は別手段
を設け、例えば、該命令の第1オペランド(R1)が指
定するマスクレジスタ(MR)に、要素番号0から、第
2オペランド(R2)で示される数−1迄の要素(A)
に‘0’を書き、該第2オペランド(R2)で示される
数の要素から、第2オペランド(R2) + 1のオペ
ランドで示される数−1迄の要素(R)に‘1’を書き
込み、このA十Bを1周期として、例えば、ベクトル長
(VL)で示される要素宿縁り返してマスクパターンを
生成するようにしたものであるので、ベクトル周期パタ
ーン発生命令(又は、手段)を実行、(又は、起動)す
るだけで、任意の繰り返しパターンをマスクレジスタに
生成することができる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第1図が本発明の一実施例をブロック図で示した
図であって、第2図と同じ符号は同じ対象物を示してお
り、VGMZ制御部8と、レジスタ(AR)7と、レジ
スタ(PMWR) 6と、排他的論理和回路(EOR)
5が本発明を実施するのに必要な機能ブロックである。
図であって、第2図と同じ符号は同じ対象物を示してお
り、VGMZ制御部8と、レジスタ(AR)7と、レジ
スタ(PMWR) 6と、排他的論理和回路(EOR)
5が本発明を実施するのに必要な機能ブロックである。
本発明に必要なベクトル周期パターン発生命令(以下、
VGMZ命令と云う)のフォーマントの例を示すと以下
のようになる。
VGMZ命令と云う)のフォーマントの例を示すと以下
のようになる。
本νGMZ命令は、R1部で示されるマスクレジスタ(
MR)に、先頭要素からR2部が指示する汎用レジスタ
で示される要素番号−1迄‘0’を格納し、R2部が指
示する汎用レジスタで示される要素番号から、R2I1
がが指示する汎用レジスタで示される要素番号−1迄‘
1’を格納する。
MR)に、先頭要素からR2部が指示する汎用レジスタ
で示される要素番号−1迄‘0’を格納し、R2部が指
示する汎用レジスタで示される要素番号から、R2I1
がが指示する汎用レジスタで示される要素番号−1迄‘
1’を格納する。
又、N部のビットが“O゛の時、上記ビットパターン以
降はベクトル長(VL)迄‘0’が格納されるが、該N
部のビットが‘1’の時は、上記ビットパターン以降は
、要素番号0からのビットパターンを繰り返すように機
能する。
降はベクトル長(VL)迄‘0’が格納されるが、該N
部のビットが‘1’の時は、上記ビットパターン以降は
、要素番号0からのビットパターンを繰り返すように機
能する。
そして、1部のビットが゛オン°の時は、上記オペラン
ドの各ピントの否定をとったものが、R1部が指示する
マスクレジスタ(MR)に格納される。
ドの各ピントの否定をとったものが、R1部が指示する
マスクレジスタ(MR)に格納される。
上記のVGMZ命令が指示する機能を実施する時の具体
的な回路を示したものが、前述の第1図であって、パイ
プライン方式で動作する。
的な回路を示したものが、前述の第1図であって、パイ
プライン方式で動作する。
本図において、モディファイ(MI)部が‘0’として
説明する。
説明する。
先ず、上記R2部が指示する汎用レジスタの内容と、R
2+1が指定する汎用レジスタの内容とが、パイプライ
ンの第3ステージで、それぞれレジスタ(R2部) 1
0. レジスタ(R2+1)I 11に設定されると
共に、VGMZ制御部8において、レジスタ(AR)
7を“O゛に設定し9図示して81ないスタートビット
によって、レジスタ(P?IWR) 6には、上記MI
部の値を設定して、それぞれ初期化する。
2+1が指定する汎用レジスタの内容とが、パイプライ
ンの第3ステージで、それぞれレジスタ(R2部) 1
0. レジスタ(R2+1)I 11に設定されると
共に、VGMZ制御部8において、レジスタ(AR)
7を“O゛に設定し9図示して81ないスタートビット
によって、レジスタ(P?IWR) 6には、上記MI
部の値を設定して、それぞれ初期化する。
次の第4ステージにおいては、上記レジスタ(AR)
7の内容と、レジスタ(PMWR) 6の内容との排他
的論理和を、排他的論理和(以下、EORと云う)回路
5でとり、その結果をレジスタ(PMWR) 6の入力
ゲート61に帰還し、レジスタ(PMWR) 6に設定
する。即ち、レジスタ(PMWR) 6は当該命令の実
行開始時には、上記旧都の値で初期化された後は、常に
、EOR回路5の内容を保持するように機能する。
7の内容と、レジスタ(PMWR) 6の内容との排他
的論理和を、排他的論理和(以下、EORと云う)回路
5でとり、その結果をレジスタ(PMWR) 6の入力
ゲート61に帰還し、レジスタ(PMWR) 6に設定
する。即ち、レジスタ(PMWR) 6は当該命令の実
行開始時には、上記旧都の値で初期化された後は、常に
、EOR回路5の内容を保持するように機能する。
第5.6ステージでは、第5ステージにおいて、上記E
OR回路5の出力を、レジスタ(MWR) 9にセソト
し、次の第6ステージで+11部が指定するマスクレジ
スタ(MR)に格納する。
OR回路5の出力を、レジスタ(MWR) 9にセソト
し、次の第6ステージで+11部が指定するマスクレジ
スタ(MR)に格納する。
上記の動作が、VGMZ制御部8からの事象変化が出力
される迄繰り返される。即ち、マスクレジスタ(MR)
には“O゛が連続して格納される。
される迄繰り返される。即ち、マスクレジスタ(MR)
には“O゛が連続して格納される。
一方、マスクパターン加算器(以下、MP−ADDER
と云う)3においては、νGMZ制御部8からの制御線
81によって、最初レジスタ(R2I) 10が選択さ
れ、上記第4.5ステージが繰り返される毎に、該レジ
スタ(R2I) 10の内容から一定数(VC)を減算
して、°‘0’ になった時、上記VGMZ制御部8が
検知して、事象変化があったと認識し、前述のレジスタ
(Al2) 7を“loにセントするが、次の同じステ
ージでは再び‘0’に戻るように動作する。
と云う)3においては、νGMZ制御部8からの制御線
81によって、最初レジスタ(R2I) 10が選択さ
れ、上記第4.5ステージが繰り返される毎に、該レジ
スタ(R2I) 10の内容から一定数(VC)を減算
して、°‘0’ になった時、上記VGMZ制御部8が
検知して、事象変化があったと認識し、前述のレジスタ
(Al2) 7を“loにセントするが、次の同じステ
ージでは再び‘0’に戻るように動作する。
この結果、EOR回路5では°O’−0’l’を出力す
るようになり、マスクレジスタ(MR)には“l’が格
納されると共に、レジスタ(PMWR) 6の入力ゲー
ト61に帰還されて、該レジスタ(PMWR) 6の内
容を1°にセントする。
るようになり、マスクレジスタ(MR)には“l’が格
納されると共に、レジスタ(PMWR) 6の入力ゲー
ト61に帰還されて、該レジスタ(PMWR) 6の内
容を1°にセントする。
以降、MP−ADDER3においては、レジスタ(R2
+1)IIIの内容から、上記一定数(VC)を減算す
るように機能し、該減算動作で結果が再度‘0’になる
迄レジスタ(AR) 7は‘0’の侭であるので、マス
クレジスタ(MR)には、上記‘1’の格納が続けられ
、該肝−^11rlER3において‘0’が出力され、
VGMZ制御部8が、再び該信号を検知して事象変化を
認識し、レジスタ(AR) 7を1′にセットすること
により、EOI?回路5は‘1’→°‘0’ となり
、レジスタ(P)’IWR)6が°‘0’にセットされ
ると、最初の状態に戻ることになる。
+1)IIIの内容から、上記一定数(VC)を減算す
るように機能し、該減算動作で結果が再度‘0’になる
迄レジスタ(AR) 7は‘0’の侭であるので、マス
クレジスタ(MR)には、上記‘1’の格納が続けられ
、該肝−^11rlER3において‘0’が出力され、
VGMZ制御部8が、再び該信号を検知して事象変化を
認識し、レジスタ(AR) 7を1′にセットすること
により、EOI?回路5は‘1’→°‘0’ となり
、レジスタ(P)’IWR)6が°‘0’にセットされ
ると、最初の状態に戻ることになる。
以上の動作により、マスクレジスタ(MR)には、要素
番号0からレジスタ(R2部) 10が示ず要素番号−
1迄“‘0’が格納され、次の要素番号からレジスタ(
1?2+l)+ 11が示す要素番号−1迄‘1’が格
納されることになる。
番号0からレジスタ(R2部) 10が示ず要素番号−
1迄“‘0’が格納され、次の要素番号からレジスタ(
1?2+l)+ 11が示す要素番号−1迄‘1’が格
納されることになる。
ここで、前述のN部が1″であると、VGMZ制御部8
において、当該命令のN部が‘1’であることを検知し
、レジスタ(R2部) 1.0と、レジスタ(R2+1
)111を参照して、MP−AIIORR3の入力ゲー
ト31を制御線81で制御し、上記と同し動作をベクト
ル長(VL)迄繰り返すように動作するので、マスクレ
ジスタ(肝)には、 で示すような繰り返しパターンが格納される。
において、当該命令のN部が‘1’であることを検知し
、レジスタ(R2部) 1.0と、レジスタ(R2+1
)111を参照して、MP−AIIORR3の入力ゲー
ト31を制御線81で制御し、上記と同し動作をベクト
ル長(VL)迄繰り返すように動作するので、マスクレ
ジスタ(肝)には、 で示すような繰り返しパターンが格納される。
若し、レジスタ(R2部) 10と、レジスタ(R2+
1)Illとが示す要素数が、ヘタ1〜ル長(VL)を
越える場合には、例外事象の処理となる。
1)Illとが示す要素数が、ヘタ1〜ル長(VL)を
越える場合には、例外事象の処理となる。
」二記の動作で、若し、旧都が1゛であると、上記パタ
ーンの否定をとったパターンがマスクレジスタ(MR)
に格納されることになる。
ーンの否定をとったパターンがマスクレジスタ(MR)
に格納されることになる。
このように、本発明においては、マスクレジスタ(M)
υの先頭要素から、I12部が指定する汎用レジスタが
示す要素数−1迄゛‘0’又はI゛を格納し、次の要素
からR2部(lが指定する汎用レジスタが示す要素数−
1迄゛1゛又は‘0’を格納することを、例えば、ヘク
]・ル長(VL)迄繰り返すようにして、マスクパター
ンを生成するようにした所に特徴がある。
υの先頭要素から、I12部が指定する汎用レジスタが
示す要素数−1迄゛‘0’又はI゛を格納し、次の要素
からR2部(lが指定する汎用レジスタが示す要素数−
1迄゛1゛又は‘0’を格納することを、例えば、ヘク
]・ル長(VL)迄繰り返すようにして、マスクパター
ンを生成するようにした所に特徴がある。
尚、上記実施例においては、マスクパターン加算器(M
P−MDIIIiR)で減算する要素数を、レジスタ(
R2I) 10 (+要素を指定)と、レジスタ(R2
+1)[11(j要素を指定)の2つで指定する例で説
明したが、一般には、n個の指定レジスタを設けること
により、i要素の‘0’+j要素の1゛十に要素の“‘
0’十−の0/1パターンを生成し、残りの全要素を“
‘0’又は“1” とするか、或いは、該パターンを基
本パターンとしてベクトル長(VL)迄、繰り返すマス
クパターンを生成することができることは云う迄もない
ことである。
P−MDIIIiR)で減算する要素数を、レジスタ(
R2I) 10 (+要素を指定)と、レジスタ(R2
+1)[11(j要素を指定)の2つで指定する例で説
明したが、一般には、n個の指定レジスタを設けること
により、i要素の‘0’+j要素の1゛十に要素の“‘
0’十−の0/1パターンを生成し、残りの全要素を“
‘0’又は“1” とするか、或いは、該パターンを基
本パターンとしてベクトル長(VL)迄、繰り返すマス
クパターンを生成することができることは云う迄もない
ことである。
又、上記実施例においては、VGMZ命令に、特定の基
本パターンをベクトル長(VL)迄繰り返すことを指定
するフィールド(N)を設けた例で説明したが、該フィ
ールド(N)のないVGMZ命令があっても良いことは
云う迄もないことである。
本パターンをベクトル長(VL)迄繰り返すことを指定
するフィールド(N)を設けた例で説明したが、該フィ
ールド(N)のないVGMZ命令があっても良いことは
云う迄もないことである。
この場合には、上記基本パターンをベクトル長(VL)
迄繰り返すことはなく、残りの全要素に、全”‘0’又
は全‘1’が格納されることになる。
迄繰り返すことはなく、残りの全要素に、全”‘0’又
は全‘1’が格納されることになる。
以上、詳細に説明したように、本発明のマスクパターン
生成方式は、少なくとも、マスクレジスタ(MR)と、
ベクトルレジスタ(VR)とを備え、該ベクトルレジス
タ(MR)の各要素に対応するマスクレジスタ(MR)
の(直が°1′ならば、該当するベクトルレジスタ(V
R)の要素に対する演算を実行し、該値が‘0’ならば
演算を実行しないと云う、所謂演算マスク機能を備えた
ベクトルデータ処理装置において、ベクトル周期マスク
パターン発生命令(VGMZ)、又は別手段を設け、例
えば、該命令の第1オペランド(R1)が指定するマス
クレジスタ(MR)に、要素番号Oから、第2オペラン
ド(R2)で示される数−1迄の要素(A)に°‘0’
を書き、該第2オペランド(R2)で示される数の要素
から、第2オペランド(R2) + 1のオペランドで
示される数−1迄の要素(B)に“1′を書き込み、こ
のA+Bを1周期として、例えば、ベクトル長(Vl、
)で示される要素宿縁り返してマスクパターンを生成す
るようにしたものであるので、ベクトル周期パターン発
生命令(又は、手段)を実行、(又は、起動)するだけ
で、任意の繰り返しパターンをマスクレジスタに生成す
ることができる効果がある。
生成方式は、少なくとも、マスクレジスタ(MR)と、
ベクトルレジスタ(VR)とを備え、該ベクトルレジス
タ(MR)の各要素に対応するマスクレジスタ(MR)
の(直が°1′ならば、該当するベクトルレジスタ(V
R)の要素に対する演算を実行し、該値が‘0’ならば
演算を実行しないと云う、所謂演算マスク機能を備えた
ベクトルデータ処理装置において、ベクトル周期マスク
パターン発生命令(VGMZ)、又は別手段を設け、例
えば、該命令の第1オペランド(R1)が指定するマス
クレジスタ(MR)に、要素番号Oから、第2オペラン
ド(R2)で示される数−1迄の要素(A)に°‘0’
を書き、該第2オペランド(R2)で示される数の要素
から、第2オペランド(R2) + 1のオペランドで
示される数−1迄の要素(B)に“1′を書き込み、こ
のA+Bを1周期として、例えば、ベクトル長(Vl、
)で示される要素宿縁り返してマスクパターンを生成す
るようにしたものであるので、ベクトル周期パターン発
生命令(又は、手段)を実行、(又は、起動)するだけ
で、任意の繰り返しパターンをマスクレジスタに生成す
ることができる効果がある。
第1図は本発明の一実施例をブロック図で示した図。
第2図は従来のマスクパターン生成方式を説明する図。
第3図は従来方式で生成されたマスクパターンの例。
第4図はベクトル演算で必要とするマスクパターンの例
。 である。 図面において、 1は補数生成回路(COMP) 。 10はレジスタ(R2I)、 11はレジスタ(R
2+1) L2は定数回路(CNST) 。 3は加算器(ADDER) 、又はマスクパターン加算
器(MP−ADDER)。 4はデコーダ(VGM)。 5は排他的論理和回路(1!OR) 、又はEOI?回
路。 6はレジスタ(PMWR)、 7はレジスタ(AR)
。 8 ハVGMZ制御部、 9はレジスタ(MWR)
。 をそれぞれ示す。
。 である。 図面において、 1は補数生成回路(COMP) 。 10はレジスタ(R2I)、 11はレジスタ(R
2+1) L2は定数回路(CNST) 。 3は加算器(ADDER) 、又はマスクパターン加算
器(MP−ADDER)。 4はデコーダ(VGM)。 5は排他的論理和回路(1!OR) 、又はEOI?回
路。 6はレジスタ(PMWR)、 7はレジスタ(AR)
。 8 ハVGMZ制御部、 9はレジスタ(MWR)
。 をそれぞれ示す。
Claims (4)
- (1)少なくとも、マスクレジスタ(MR)と、ベクト
ルレジスタ(VR)とを備え、該ベクトルレジスタ(V
R)の各要素に対応するマスクレジスタ(MR)の値が
‘1’ならば、該当するベクトルレジスタ(VR)の要
素に対する演算を実行し、該値が‘0’ならば演算を実
行しないと云う、所謂演算マスク機能を備えたベクトル
データ処理装置において、 該マスクレジスタ(MR)の先頭要素から‘0’又は‘
1’の続く長さi個の要素と、それに続く‘1’又は‘
0’の続く長さj個の要素をそれぞれ指定する手段(M
I)、(R2I)(10)、{(R2+1)I}(11
)と、更に、上記i+j個の値が、ベクトル命令で使用
するベクトルデータオペランドの演算対象となるベクト
ル長(VL)より小である時、上記i個の‘0’又は‘
1’と、j個の‘1’又は‘0’個と、残りの全要素を
全‘0’、又は全‘1’のパターンとする手段(VGM
Z制御部)(8、81)、(AR)(7)、(PMWR
)(6)、(EOR)(5)を設け、 上記マスクレジスタ(MR)上に任意の0/1パターン
を生成できるようにしたこを特徴とするマスクパターン
生成方式。 - (2)上記マスクパターンを生成するのに、要素数Li
(i=1〜n)を指定する手段(10、11、……)と
、それぞれの要素数に対応して、‘0’又は‘1’、或
いは、‘1’又は‘0’を繰り返したΣLi要素数のビ
ット列を基本パターンとし、残りの全要素を‘0’、又
は全‘1’のパターンとする手段(MI)、(VGMZ
制御部)(8、81)、(AR)(7)、(PMWR)
(6)、(EOR)(5)を設け、 上記マスクレジスタ(MR)上に、任意のマスクパター
ンを生成できるようにしたことを特徴とする特許請求の
範囲第1項に記載のマスクパターン生成方式。 - (3)少なくとも、マスクレジスタ(MR)と、ベクト
ルレジスタ(VR)とを備え、該ベクトルレジスタ(V
R)の各要素に対応するマスクレジスタ(MR)の値が
‘1’ならば、該当するベクトルレジスタ(VR)の要
素に対する演算を実行し、該値が‘0’ならば演算を実
行しないと云う、所謂演算マスク機能を備えたベクトル
データ処理装置において、 該マスクレジスタ(MR)の先頭要素から‘0’又は‘
1’の続く長さi個の要素と、それに続く‘1’又は‘
0’の続く長さj個の要素をそれぞれ指定する手段(M
I)、(R2I)(10)、{(R2+1)I}(11
)と、更に、上記i+j個の値が、ベクトル命令で使用
するベクトルデータオペランドの演算対象となるベクト
ル長(VL)より小である時、上記i個の‘0”又は‘
1’と、j個の‘1’又は‘0’個のパターンを、上記
ベクトル長(VL)の長さ迄繰り返すことを指定する手
段(VGMZ制御部)(N、8、81)、(AR)(7
)、(PMWR)(6)、(EOR)(5)を設け、上
記マスクレジスタ(MR)上に繰り返しパターンを含む
任意のマスクパターンを生成できるようにしたことを特
徴とするマスクパターン生成方式。 - (4)上記マスクパターンを生成するのに、要素数Li
(i=1〜n)を指定する手段(10、11、……)と
、それぞれの要素数に対応して、‘0’又は‘1’、或
いは、‘1’又は‘0’を繰り返したΣLi要素数のビ
ット列を基本パターンとして、該基本パターンをベクト
ルデータオペランドの演算対象となるベクトル長(VL
)の長さ迄繰り返すことを指定する手段(MI)、(V
GMZ制御部)(N、8、81)、(AR)(7)、(
PMWR)(6)、(EOR)(5)を設け、 上記マスクレジスタ(MR)上に、繰り返しパターンを
含む任意のマスクパターンを生成できるようにしたこと
を特徴とする特許請求の範囲第3項に記載のマスクパタ
ーン生成方式。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60207502A JPS6266377A (ja) | 1985-09-19 | 1985-09-19 | マスクパタ−ン生成方式 |
CA518323A CA1273113C (en) | 1985-09-19 | 1986-09-16 | MASKING PATTERN GENERATION SYSTEM FOR VECTOR DATA PROCESSOR |
AU62988/86A AU572034B2 (en) | 1985-09-19 | 1986-09-17 | Generating mask pattern for vector data processor |
EP86402028A EP0216700A3 (en) | 1985-09-19 | 1986-09-17 | System for generating mask pattern for vector data processor |
ES8601984A ES2000983A6 (es) | 1985-09-19 | 1986-09-18 | Un sistema para generar un diseno de mascara para un aparato de tratamiento de datos vectoriales |
US06/909,335 US4841438A (en) | 1985-09-19 | 1986-09-19 | System for generating mask pattern for vector data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60207502A JPS6266377A (ja) | 1985-09-19 | 1985-09-19 | マスクパタ−ン生成方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6266377A true JPS6266377A (ja) | 1987-03-25 |
Family
ID=16540776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60207502A Pending JPS6266377A (ja) | 1985-09-19 | 1985-09-19 | マスクパタ−ン生成方式 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4841438A (ja) |
EP (1) | EP0216700A3 (ja) |
JP (1) | JPS6266377A (ja) |
AU (1) | AU572034B2 (ja) |
CA (1) | CA1273113C (ja) |
ES (1) | ES2000983A6 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016509717A (ja) * | 2013-01-23 | 2016-03-31 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | Vectorgeneratemask命令を処理するためのコンピュータ・プログラム、コンピュータ・システム及び方法 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4980817A (en) * | 1987-08-31 | 1990-12-25 | Digital Equipment | Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports |
US5257394A (en) * | 1988-10-18 | 1993-10-26 | Japan Atomic Energy Research Institute | Logical expression processing pipeline using pushdown stacks for a vector computer |
JPH02109160A (ja) * | 1988-10-18 | 1990-04-20 | Japan Atom Energy Res Inst | ベクトル計算機用演算装置 |
US5210839A (en) * | 1990-12-21 | 1993-05-11 | Sun Microsystems, Inc. | Method and apparatus for providing a memory address from a computer instruction using a mask register |
JP2665111B2 (ja) * | 1992-06-18 | 1997-10-22 | 日本電気株式会社 | ベクトル処理装置 |
US5651121A (en) * | 1992-12-18 | 1997-07-22 | Xerox Corporation | Using mask operand obtained from composite operand to perform logic operation in parallel with composite operand |
US5940625A (en) * | 1996-09-03 | 1999-08-17 | Cray Research, Inc. | Density dependent vector mask operation control apparatus and method |
US7529907B2 (en) * | 1998-12-16 | 2009-05-05 | Mips Technologies, Inc. | Method and apparatus for improved computer load and store operations |
US6591361B1 (en) | 1999-12-28 | 2003-07-08 | International Business Machines Corporation | Method and apparatus for converting data into different ordinal types |
US6857061B1 (en) * | 2000-04-07 | 2005-02-15 | Nintendo Co., Ltd. | Method and apparatus for obtaining a scalar value directly from a vector register |
US6701424B1 (en) * | 2000-04-07 | 2004-03-02 | Nintendo Co., Ltd. | Method and apparatus for efficient loading and storing of vectors |
JP3855270B2 (ja) * | 2003-05-29 | 2006-12-06 | ソニー株式会社 | アンテナ実装方法 |
GB2470782B (en) | 2009-06-05 | 2014-10-22 | Advanced Risc Mach Ltd | A data processing apparatus and method for handling vector instructions |
GB2485774A (en) * | 2010-11-23 | 2012-05-30 | Advanced Risc Mach Ltd | Processor instruction to extract a bit field from one operand and insert it into another with an option to sign or zero extend the field |
US10203954B2 (en) * | 2011-11-25 | 2019-02-12 | Intel Corporation | Instruction and logic to provide conversions between a mask register and a general purpose register or memory |
CN104011650B (zh) * | 2011-12-23 | 2017-09-19 | 英特尔公司 | 使用输入写掩码和立即数从源写掩码寄存器在目的地写掩码寄存器中设置输出掩码的***、装置和方法 |
GB2523823B (en) * | 2014-03-07 | 2021-06-16 | Advanced Risc Mach Ltd | Data processing apparatus and method for processing vector operands |
US9854261B2 (en) | 2015-01-06 | 2017-12-26 | Microsoft Technology Licensing, Llc. | Detecting markers in an encoded video signal |
US10977033B2 (en) * | 2016-03-25 | 2021-04-13 | Micron Technology, Inc. | Mask patterns generated in memory from seed vectors |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59111569A (ja) * | 1982-12-17 | 1984-06-27 | Hitachi Ltd | ベクトル処理装置 |
US4630192A (en) * | 1983-05-18 | 1986-12-16 | International Business Machines Corporation | Apparatus for executing an instruction and for simultaneously generating and storing related information |
US4569016A (en) * | 1983-06-30 | 1986-02-04 | International Business Machines Corporation | Mechanism for implementing one machine cycle executable mask and rotate instructions in a primitive instruction set computing system |
JPS6015771A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | ベクトルプロセッサ |
-
1985
- 1985-09-19 JP JP60207502A patent/JPS6266377A/ja active Pending
-
1986
- 1986-09-16 CA CA518323A patent/CA1273113C/en not_active Expired
- 1986-09-17 EP EP86402028A patent/EP0216700A3/en not_active Withdrawn
- 1986-09-17 AU AU62988/86A patent/AU572034B2/en not_active Ceased
- 1986-09-18 ES ES8601984A patent/ES2000983A6/es not_active Expired
- 1986-09-19 US US06/909,335 patent/US4841438A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016509717A (ja) * | 2013-01-23 | 2016-03-31 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | Vectorgeneratemask命令を処理するためのコンピュータ・プログラム、コンピュータ・システム及び方法 |
Also Published As
Publication number | Publication date |
---|---|
AU6298886A (en) | 1987-05-21 |
EP0216700A2 (en) | 1987-04-01 |
CA1273113A (en) | 1990-08-21 |
US4841438A (en) | 1989-06-20 |
EP0216700A3 (en) | 1989-09-06 |
CA1273113C (en) | 1990-08-21 |
AU572034B2 (en) | 1988-04-28 |
ES2000983A6 (es) | 1988-04-01 |
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