JPH06348595A - キャッシュ装置 - Google Patents

Abstract

(57)【要約】 【目的】 特定のデータを優先的にキャッシュに残して
おくことを可能とするキャッシュ装置を提供する。 【構成】 キャッシュの各エントリにデータの追い出し
を優先的に阻止するｒｅｕｓｅビットを設け、図１の場
合、２セットのエントリのうち一方だけのｒｅｕｓｅビ
ット（４０４）が真になっている場合は、他方のエント
リを追い出しエントリとして選択する。両セットのｒｅ
ｕｓｅビットとも真、または両セットとも偽になってい
る場合は、ｒｅｃｅｎｔビット４０２が偽になっている
エントリを選択する。ロード命令の命令語にはＲＥＵＳ
Ｅ指定があるかどうかを示すビットを設け、このビット
が真であれば、当該ロード命令でアクセスしたデータを
含むキャッシュエントリのｒｅｕｓｅビット（４０４）
は真となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュ装置に係り、
特に重複使用されるデータを優先的にキャッシュに残す
のに好適なキャッシュ装置に関する。

【０００２】

【従来の技術】キャッシュは、高速に動作するＣＰＵと
アクセス速度の遅い主メモリ（以降単にメモリと呼ぶ）
の速度のギャップを埋めるために設けられたアクセス速
度の速い小容量の記憶装置である。ＣＰＵ、キャッシュ
とメモリの関係を簡単に示すと図２のようになる。プロ
グラムを実行する際、ＣＰＵが参照するメモリ内容は、
もしキャッシュ上に存在していればそれを使い、なけれ
ばメモリまでアクセスしに行く。キャッシュはＣＰＵに
非常に近く、しかも高速なので、ＣＰＵが必要とする多
くのデータがキャッシュ上にあれば、非常に高速な処理
が期待できる。キャッシュが有効に働くには、アクセス
頻度の高いアドレスのデータをキャッシュに置いておく
ことが必要である。一般的なプログラムのメモリアクセ
スのパターンを解析すると、次のような特徴が現れる場
合が非常に多い。 １．あるのアドレスのデータに対するアクセスは比較的
短い時間内に再発する。 ２．ある一定時間内にアクセスされるデータは比較的近
いアドレスに分布する。 前者は「時間的局所性」、後者は「空間的局所性」と呼
ばれる。

【０００３】前者の時間的局所性が表すところは「一度
アクセスされたアドレスは近い将来再びアクセスされ
る」ということである。すなわち、今アクセスされたデ
ータをキャッシュにとっておけば、次回そのアドレスが
再び参照されたときにはそのデータはキャッシュにある
ためアクセス時間が短くて済む。したがって、通常のキ
ャッシュでは、ＣＰＵが参照するデータがキャッシュ上
にない場合はそれを必ずキャッシュにもってきて、将来
の再参照に備えるようにしている。一方、キャッシュは
後者の空間的局所性も利用している。空間的局所性の意
味するところは「あるアドレスがアクセスされたら、近
い将来その近くのアドレスもアクセスされる」というこ
とである。すなわち、データを新たにメモリからキャッ
シュに持ってくるときは、今アクセスされたアドレスの
データだけをキャッシュに持ってくるのではなく、その
付近のデータも一緒にキャッシュに持ってくるようにす
れば、将来その付近のアドレスのデータへのアクセスが
あってもそのデータはキャッシュにあるためアクセス時
間が短くて済むことが多い。このため、キャッシュは一
定長（十数バイトから百バイト程度）のラインごとに分
割されており、キャッシュとメモリとのデータのやりと
りはライン単位に行われている。例えば、ある１つのデ
ータを読むためにはそれを含む１ラインのデータ全てを
キャッシュに持ってくるようにしている。

【０００４】キャッシュはメモリアクセス時間を短縮す
るのに有効であるが、局所性がないプログラムにに対し
ては無駄になることがある。例えば次のプログラムを考
えてみる。なお、ｆｌｏａｔは浮動小数点データの宣言
を意味し、ｉ＋＋はｉに＋１することを意味する。 ここで配列ａへの参照を考える。このプログラムで参照
される配列ａの要素は、ａ

〔０〕，ａ〔１０〕，ａ〔２
０〕，…，ａ

〔９９０〕である。それぞれ必ず違った要
素が参照されるので、時間的局所性は存在しない。また
空間的局所性を考えると、例えばキャッシュの１ライン
が３２バイト、配列要素１個が４バイトという想定のも
とでは、１ラインには配列の要素は８個分しか保持され
ず、上のプログラムのように１０個おきにデータがアク
セスされる場合にはライン中の他のデータは全く利用さ
れない。すなわち（空間の大きさを３２バイトとすれ
ば）空間的局所性もない。

【０００５】このようなキャッシュへの無駄なロードを
避けるため、キャッシュバイパスという機能（命令）を
もつプロセッサがある。これはメモリ中のデータを参照
する命令について、そのデータがキャッシュ中に存在し
ない場合でも、それをキャッシュに置かないで直接使用
することを指示できるようにしたものである。上のプロ
グラムの配列ａへの参照のようにキャッシュにデータを
置いても無駄なことがわかっている場合は、その命令を
使い、ａの要素をキャッシュに置かないようにすること
ができる。このような機能を備えたプロセッサについて
は、例えば、リー：「オン・ザ・フローティング・ポイ
ント・パフォーマンス・オブ・ザ・ｉ８６０・マイクロ
プロセッサ」、インターナショナル・ジャーナル・オブ
・ハイ・スピード・コンピューティング、ヴォリューム
４、ナンバー４（１９９２）、第２５１頁から２６７頁
（Ｋ．Ｌｅｅ： ″Ｏｎ ｔｈｅ Ｆｌｏａｔｉｎｇ
Ｐｏｉｎｔ Ｐｒｅｆｏｒｍａｎｃｅ ｏｆ ｔｈｅ
ｉ８６０ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ″， Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｈｉｇ
ｈ Ｓｐｅｅｄ Ｃｏｍｐｕｔｉｎｇ， Ｖｏｌ．４，
Ｎｏ．４ （１９９２）， ｐｐ．２５１−２６７）
に記載がある。また一般にキャッシュ技術に対する解説
としては、情報処理、ボリューム３３、ナンバー１１
（１９９２）、第１３４８頁から１３５７頁に記載があ
る。

【０００６】

【発明が解決しようとする課題】上記従来技術では、空
間的局所性と時間的局所性を持つデータを扱うプログラ
ムでキャッシュが有効利用できない場合がある。これを
以下のプログラムで説明する。 ｆｌｏａｔ ａ〔１００〕，ｂ〔１０００〕〔１００〕； ｆｏｒ （ｉ＝０；ｉ＜１０００；ｉ＋＋）｛ ｆｏｒ （ｊ＝０；ｊ＜１００；ｊ＋＋）｛ …ａ〔ｊ〕… …ｂ〔ｉ〕〔ｊ〕… ｝ ｝ このプログラムは２重ループで、ａとｂの２つの配列を
参照している。ａは１次元配列で大きさは１００＊４＝
４００バイト、ｂは２次元配列で大きさは１０００＊１
００＊４＝４００キロバイトである。キャッシュのサイ
ズが３２キロバイトという想定であれば、これらの全て
のデータをキャッシュに収めることは不可能である。配
列ａは内側のループではａ

〔０〕，ａ〔１〕，ａ
〔２〕，…，ａ

〔９９〕と１００個の要素が参照され
る。外側のループによりこれが１０００回繰り返され、
同じ要素が１０００回参照されることになる。すなわち
配列ａの参照は時間的局所性と空間的局所性（連続する
アドレスを順次アクセスするので）を併せ持つ可能性が
高い。配列ａの大きさはキャッシュサイズより小さいの
で、全体がキャッシュに収まる。したがって１度配列要
素をキャッシュに持ってくれば残りの９９９回の参照
は、理想的にはキャッシュヒット（データがキャッシュ
上に存在）するはずである。一方、配列ｂはループ全体
で順にｂ

〔０〕

〔０〕，ｂ

〔０〕〔１〕，…，ｂ

〔０〕

〔９９〕，ｂ〔１〕

〔０〕，ｂ〔１〕〔１〕，…，ｂ
〔１〕

〔９９〕，ｂ〔２〕

〔０〕，ｂ〔２〕〔１〕，…
…………，ｂ

〔９９９〕

〔９９〕と１０００＊１００＝
１０００００個の要素が参照される。同じ要素が２度参
照されることはないので時間的局所性はないが、空間的
局所性はあるのでキャッシュが有効に働く。すなわち、
キャッシュの１ラインに配列要素が８個分はいるという
想定では、１つの要素（例えばｂ

〔０〕

〔０〕）を参照
すると後続する７つの要素（ｂ

〔０〕〔１〕，…，ｂ

〔０〕〔７〕）も一緒にキャッシュにはいるので、後の
７回の参照はキャッシュヒットになる。

【０００７】さて、配列ｂの大きさはキャッシュサイズ
よりも大きいので、その全体をキャッシュにいれること
はできない。とするといつかは、以前キャッシュに入っ
ていたデータを追い出して新たにそこにデータを入れる
ということが必要になる。このとき、どのデータを追い
出すかというのが問題になるが、上のプログラムの場
合、配列ａのデータを追い出すよりも、配列ｂのデータ
を追い出したほうがよい。なぜなら配列ａの各要素は何
度も参照されるけれども配列ｂのデータは１度しか参照
されないからである。一般のキャッシュでは、どのデー
タをキャッシュから追い出すかはランダムまたはＬＲＵ
（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）という選
択方法を採っている。ランダムは追い出すエントリを文
字通りランダムに選ぶもので、データの使用状況は全く
考慮されない。ＬＲＵは最後にアクセスされた時刻が最
も古いデータをキャッシュから追い出すという選択方法
である。これは、言ってみればデータの過去の参照状況
をみてそれをキャッシュに残すかどうか追い出すかを決
めるものである。いずれにしても、そのデータが将来再
使用されるかどうかを直接考慮したものではない。従っ
て上のプログラムの場合、配列ｂが追い出されて配列ａ
が残されるという保証はなかった。すなわち従来技術で
は、特定のデータ（例えば将来再使用されることが明ら
かデータ）をキャッシュから追い出さないようにする、
ということができなかった。また、プログラマまたはコ
ンパイラが、特定のデータに対し、そのデータが再使用
される可能性が高いのでそれをキャッシュから追い出さ
ないようにするという指示を与えることができなかっ
た。この結果、プログラムによってはキャッシュが有効
利用されない（キャッシュヒットが少ない）場合がある
という問題点があった。本発明の目的は、特定のデータ
をキャッシュからなるべく追い出さないようにすること
が可能なキャッシュ装置を提供することにある。本発明
の別の目的は、プログラマまたはコンパイラが、特定の
データに対し、そのデータをなるべくキャッシュから追
い出さないようにするという指示を与えることができ
る、キャッシュ装置を含む情報処理装置を提供すること
にある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、中央処理装置に接続され、それぞれがデータ領域お
よび制御情報領域を有する複数のエントリを備えるキャ
ッシュ装置において、エントリ中のデータのキャッシュ
からの追い出しを優先的に阻止するｒｅｕｓｅ情報を前
記制御情報の１つとして設け、キャッシュ置換時に制御
情報に基づきキャッシュから追い出すエントリを選択し
かつｒｅｕｓｅ情報の設定されていないエントリを優先
して選択する選択手段を設けている。また、中央処理装
置におけるメモリデータの参照とｒｅｕｓｅ情報の値の
設定をする命令の実行に応じて、エントリにデータを格
納すると共にｒｅｕｓｅ情報の値を設定する手段を設け
ている。さらに、キャッシュ装置をセットアソシアティ
ブ方式のキャッシュ装置としている。さらにまた、キャ
ッシュ装置を２ウェイ・セットアソシアティブ方式のキ
ャッシュ装置としている。さらにまた、前記ｒｅｕｓｅ
情報を１ビット情報としている。

【０００９】

【作用】課題で挙げたプログラムを例にとって作用の説
明をする。プログラムはループの中でａとｂの２つの配
列要素の参照があるが、そのうちａの要素（データ）を
参照する（ロードする）命令では命令語で、該データを
なるべくキャッシュから追い出さないように指示し、ｂ
の要素を参照する命令では、そのような指示をつけな
い。これはプログラマまたはコンパイラより行なわれ
る。メモリアクセス命令は命令語中にその情報を指定す
るビットを持つようにしているので、これが可能であ
る。データをメモリからキャッシュにフェッチする際、
命令語に上記指定があれば、フェッチしたデータを格納
するエントリに、当データはなるべくキャッシュから追
い出されないようにする、という情報（ｒｅｕｓｅ情
報）を付け加える。よってａのデータを格納するキャッ
シュエントリにはそのような情報が設定され、ｂの要素
を格納するエントリには設定されない。以前或るキャッ
シュエントリに入っていたデータを追い出して新たにそ
こに別のデータをいれるということが必要になった場
合、上記情報が設定されていないエントリが優先的にキ
ャッシュから追い出される。例の場合、ａのデータを格
納したエントリよりもｂのデータを格納したエントリか
らデータが追い出される。このように、特定のデータを
キャッシュからなるべく追い出さないようにすることが
可能なキャッシュ装置が得られる。また、プログラマま
たはコンパイラが、特定のデータに対し、そのデータを
なるべくキャッシュから追い出さないようにするという
指示を与えることができる、キャッシュ装置を含む情報
処理装置が得られる。

【００１０】

【実施例】以下本発明の一実施例を説明する。図２は本
発明のキャッシュを含む情報処理装置の構成図である。
キャッシュ２０２はアクセス速度の速い小容量の記憶装
置で、主メモリ２０４（以降単にメモリ）はアクセス速
度の遅い大容量の記憶装置である。キャッシュとメモリ
はともにバス２０３とつながっており、またＣＰＵ２０
１はキャッシュを介してバスとつながっている。プログ
ラムを実行する際、ＣＰＵが参照するメモリ内容は、も
しキャッシュ上に存在していればそれを使い、なければ
メモリまでアクセスしにいく。なお、図２の構成図は従
来のキャッシュでも同じである。

【００１１】図３は本発明の一実施例のキャッシュの構
成図である。本キャッシュは２ウェイセットアソシアテ
ィブ（セット１（３０１）とセット２（３０２）の２つ
のセットからなるアソシアティブキャッシュ）である。
キャッシュ容量は全体で８ｋバイト、すなわち１つのセ
ットの容量は４ｋバイトであり、ここにデータがライン
を単位に配列的に格納されている。１セットは０番から
１２７番までの１２８個のライン（エントリ）３０６か
らなる。このラインの番号をインデクス３０７と呼ぶ。
１ラインには３２バイトのメモリデータが格納される
（３２＊１２８＝４０９６バイト）。１語が４バイトで
あるとすると、１つのエントリには８語格納可能であ
る。１つのラインは制御ビット３０３、タグ３０４、デ
ータ３０５の３つの部分からなる。これについては図４
で説明する。

【００１２】図４は本発明のキャッシュの１ラインの構
成を示した図である。ライン（３０６）は制御情報が格
納される制御情報領域とデータが格納されるデータ領域
を有し、制御情報としてｅｍｐｔｙ情報、ｒｅｃｅｎｔ
情報、ｄｉｒｔｙ情報、およびｒｅｕｓｅ情報が設けら
れ、実施例では各情報は１ビット情報とされ、制御情報
領域は制御ビット（３０３）からなる。また、データ領
域は、実施例ではタグ（３０４）、データ（３０５）か
らなる。そして制御ビットはｅｍｐｔｙビット（４０
１）、ｒｅｃｅｎｔビット（４０２）、ｄｉｒｔｙビッ
ト（４０３）、およびｒｅｕｓｅビット（４０４）から
なる。データはメモリ中のデータの値を格納するフィー
ルドである。タグは今格納しているデータが、どのメモ
リアドレスに対応するものかを特定するフィールドであ
る。ｅｍｐｔｙビットは当ラインが空きであるかを示す
（真のとき空き）。ｒｅｃｅｎｔビットは当セットのラ
インが、もう一方のセットのラインよりも後にアクセス
されたかどうか、すなわち最新のアクセスであるかを示
す（真のとき最新）。ｒｅｃｅｎｔビットは、本キャッ
シュがＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅ
ｄ）に基づく置換方法を用いているため必要となる。ｄ
ｉｒｔｙビットは当キャッシュラインに書き込みがあっ
たかを示す（真のとき書き込みあり）。ｒｅｕｓｅビッ
トは、当ラインのデータが将来再び使用される可能性が
高いことを示す。このビットは当該メモリアドレスを参
照する命令により設定され、キャッシュ置き換えが必要
になったときに参照されるが、これについては後で詳し
く説明する。

【００１３】図５はメモリアドレスを２進表現したとき
の構成を示す図である。アドレスは３２ビットで、タグ
５０１、インデクス５０２、ポジション５０３の３つの
部分にわかれる。タグは２０ビットでこれがキャッシュ
ラインのタグ（３０４）と対応する。インデクスは７ビ
ットでこれをキャッシュラインのインデクスとして用い
る（２の７乗＝１２８であるからこの７ビットによりキ
ャッシュラインが特定できる）。ポジションは５ビット
で、ライン中のバイト位置を特定するのに使われる（２
の５乗＝３２であるからこの５ビットでバイト位置が特
定できる）。

【００１４】次に図６を用いて、メモリアクセスが生じ
たときの本発明のキャッシュの振舞いを説明する。さ
て、メモリアクセスが発生したとする。この時メモリア
ドレス（６０２）のうちインデクス（５０２）の値をイ
ンデクスとしてキャッシュライン配列のエントリを特定
する。２ウェイのセットアソシアティブであるので、１
つのインデクスに対しエントリは２つ（セット１のエン
トリ６０３とセット２のエントリ６０４）特定される。
次に当該のメモリアドレスのタグ（５０１）の値とエン
トリ内に格納されたタグの値（６０５および６０６）を
比較器６０１で比較する。タグの値が等しいエントリ内
にはメモリロケーション内容の写しがキャッシュエント
リに格納されていると判断する。すなわち、メモリアド
レスのタグ値（５０１）とキャッシュエントリのタグ値
（６０５または６０６）が等しければキャッシュヒット
となる。この場合メモリアクセスはキャッシュアクセス
に置き換えられ、高速アクセスが可能となる。タグの値
が等しいエントリがない場合、キャッシュ内にメモリロ
ケーションの写しが格納されてないと判断し、キャッシ
ュアクセスの代わりに低速なメモリアクセスが必要とな
る。

【００１５】キャッシュ内にメモリロケーションの写し
がない場合はさらに、その写しをキャッシュに格納す
る。これは以下のように行う。タグの値の等しいエント
リがなかった場合は、２つのエントリの制御ビットのｅ
ｍｔｐｙビットを調べる。少なくともどちらか一方のｅ
ｍｐｔｙビットが真であれば、そのキャッシュエントリ
が空きであるので、メモリから読み出したデータをそこ
に格納する。いずれのエントリのｅｍｐｔｙビットが偽
であれば、２つのうち一方をキャッシュから追い出す。
このときどちらを追い出すかの判断にｒｅｕｓｅビット
とｒｅｃｅｎｔビットを用いる。これを表で示したのが
図１であり、以下これを説明する。図１は２つのエント
リ１（６０３）とエントリ２（６０４）のうち、どちら
を追い出しエントリとするか、選択する様子を示す図で
ある。エントリ１（６０３）はセット１に、エントリ２
（６０４）はセット２に属する。２つのセットのエント
リの制御ビットの中のｒｅｕｓｅビットとｒｅｃｅｎｔ
ビットを、追い出しエントリ選択手段１０１の入力と
し、追い出すエントリを選択する。選択手段１０１は上
記の４つのビットを入力とし、０か１かを出力する。０
はエントリ１を１はエントリ２を選択することを意味す
る。入力と出力の関係を示したのが図１（ｂ）の表１０
２である。この表の意味するところを説明すると次のよ
うになる。２セットのうち一方だけにｒｅｕｓｅビット
が立っている（真になっている）場合は、そうでない
（偽になっている）方のセットのエントリを選択する。
両セットのｒｅｕｓｅビットとも真、または両セットと
も偽になっている場合は、２セットの内の古い（ｒｅｃ
ｅｎｔビットが偽）エントリを選択する（ｒｅｃｅｎｔ
ビットは初期状態では両セットとも偽となっているが、
そのアクセスがあれば必ず一方のセットが真、他方が偽
となっていて、両方が真となることはない）。ｒｅｃｅ
ｎｔビットが両方とも偽になっている場合はどちらを選
択してもよい（０／１により表示）。追い出すエントリ
が決まったら、そのエントリ内容が変更されているかど
うか（ｄｉｒｔｙビットが真かどうか）調べ、そうなら
ばこのエントリの内容をメモリに書き込む。変更されて
いなければ（ｄｉｒｔｙビットが偽）何もしない。古い
エントリの追い出しが完了すれば、メモリロケーション
内のデータを読み出しその値を、追い出したキャッシュ
エントリに格納し、そのエントリのｒｅｃｅｎｔビット
を真にし、追い出されなかった方のエントリのｒｅｃｅ
ｎｔビットを偽とする。

【００１６】図７は本発明で適用するロード命令と、そ
れがキャッシュエントリのｒｅｕｓｅビットに設定され
る様子を示した図である。ロード命令の命令語７０２に
はＲＥＵＳＥ指定があるかどうかを示すビット（７０
４）を含む。このビットが真であれば、当該ロード命令
でアクセスしたデータを含むキャッシュエントリ（３０
６）のｒｅｕｓｅビット（４０１）は真となる。

【００１７】次に図８のプログラムを例にとって、従来
のキャッシュシステムと本発明のキャッシュシステムの
振舞いの違いを説明するが、その前に従来のキャッシュ
ラインの制御ビットと追い出しエントリの選択方法につ
いて簡単に説明する。なお、図８において、ｉｎｔは整
数（ｓ）の宣言を意味し、ｔ＋＝２は２を加えることを
意味する。従来のキャッシュシステムにおけるキャッシ
ュラインの制御ビットはｅｍｐｔｙビット、ｒｅｃｅｎ
ｔビット、およびｄｉｒｔｙビットの３つのビットから
構成されている。そして、キャッシュラインが競合した
ときは、ｒｅｃｅｎｔビットが偽のエントリ、すなわち
最後にアクセスされたのがより古い方のエントリをキャ
ッシュから追い出すようにしている。図８のプログラム
の２重ループにおいて、外側ループ（８０２）の１回目
のイタレーション（繰返し（単位）、例えば、９９回の
ループがあるとき、その各回をイタレーションという）
が完了したとする。この時点で、配列ａ，ｂのアクセス
した部分は次の通りである。 ａ〔０．．１〕〔１．．１０２３〕，ｂ〔１．．１０２
３〕 ここで例えばｂ〔１．．１０２３〕はｂ〔１〕，ｂ
〔２〕，…，ｂ〔１０２３〕を表す。このうち、配列ａ
は外側ループのイタレーションの進行に伴いアクセス位
置が変化していく。一方配列ｂ（外側ループについて
は）はアクセス位置が変化しない（というか配列ｂ全体
であるが、その全容量はサイズ的にキャッシュに収ま
る）。したがって配列ｂ〔１．．１０２３〕が長い間キ
ャッシュに保持され、外側ループの個別のイタレーショ
ンで再利用できるなら高速化の面で都合がよい。しか
し、２ウェイセットアソシアティブキャッシュの場合に
は配列ｂがずっとキャッシュに保持されるとは限らな
い。というのは配列ｂの要素ｂ〔ｊ〕は配列ａの要素ａ
〔ｉ〕〔ｊ〕、要素ａ〔ｉ＋１〕〔ｊ〕とキャッシュラ
インを競合するからである。それを以下説明する。なお
ここで、２次元配列は２次元目（ｊの方）が速く変化す
るようにメモリ上に配置されるとする。図５で示したよ
うに、あるアドレスのデータが入るべきキャッシュライ
ン（インデクス）はその中位７ビットによって決まる。
従って２つの配列要素があったときそのアドレスの中位
７ビットが等しければそれらは同じラインに入る（キャ
ッシュラインの競合）。ただし２ウェイセットアソシア
ティブであれば１つのインデクスに２つのエントリが対
応する。ｂ〔ｊ〕のアドレスは「配列ｂの先頭アドレス
（ｂ

〔０〕のアドレスのこと）＋ｊ＊４」、ａ〔ｉ〕
〔ｊ〕のアドレスは「配列ａの先頭アドレス（ａ

〔０〕

〔０〕のアドレスのこと）＋ｉ＊４０９６＋ｊ＊４」で
ある。よってａ〔ｉ〕〔ｊ〕とａ〔ｉ＋１〕〔ｊ〕のア
ドレスはちょうど４０９６だけ異なり、この２つは明ら
かに同じキャッシュラインに入る。また、ａの先頭アド
レスとｂの先頭アドレスの差が４０９６の倍数であれば
（ａの大きさは４０９６バイトなので、これは成り立つ
可能性が高い）ａ〔ｉ〕〔ｊ〕とｂ〔ｊ〕もやはり同じ
キャッシュラインに入る。故に、ｂ〔ｊ〕，ａ〔ｉ〕
〔ｊ〕，ａ〔ｉ＋１〕〔ｊ〕はキャッシュラインを競合
する。

【００１８】図９は、図８のプログラムを機械語イメー
ジに近付けたプログラムである。機械語イメージに近付
けたというのは、いま注目している配列ａ，ｂへのアク
セスを明示的にｌｏａｄ（）により示しているというこ
とである。ここで、ｒ０、ｒ１、ｒ２はレジスタを指
す。ループ内の配列要素アクセスはａ〔ｉ〕〔ｊ〕、ａ
〔ｉ＋１〕〔ｊ〕、ｂ〔ｊ〕の順に行われる。内側ルー
プのイタレーションを固定（ｊの値が固定のＪ）し、外
側ループのイタレーションを順次に増大させて以下従来
のキャッシュの振舞いを考える。さて、外側ループの初
回のイタレーション（ｉの値は０）において、３つの配
列要素参照ａ

〔０〕〔Ｊ〕，ａ〔１〕〔Ｊ〕，ｂ〔Ｊ〕
はキャッシュラインを競合し、そして置換方式がＬＲＵ
であるので、３つのうちａ〔１〕〔Ｊ〕とｂ〔Ｊ〕がキ
ャッシュに残る。このうちｂ〔Ｊ〕のｒｅｃｅｎｔビッ
トが真となる。外側ループの次のイタレーション（ｉの
値は２）では、最初ａ〔２〕〔Ｊ〕がアクセスされる。
この時点で対応するキャッシュエントリにはａ〔１〕
〔Ｊ〕とｂ〔Ｊ〕が残っているが、ａ〔１〕〔Ｊ〕の方
のｒｅｃｅｎｔビットが偽であるので、ａ〔１〕〔Ｊ〕
がキャッシュから追い出され、ａ〔２〕〔Ｊ〕がキャッ
シュにはいる。その際追い出されなかった方のｂ〔Ｊ〕
のｒｅｃｅｎｔビットが偽になり、新しくキャッシュに
入ったａ〔２〕〔Ｊ〕のｒｅｃｅｎｔビットが真にな
る。次にａ〔３〕〔Ｊ〕がアクセスされ、これに伴いｂ
〔Ｊ〕がキャッシュから追い出され、ａ〔３〕〔Ｊ〕が
キャッシュにはいる。最後にｂ〔Ｊ〕がアクセスされ、
ａ〔２〕〔Ｊ〕がキャッシュから追い出されｂ〔Ｊ〕が
キャッシュにはいる。外側ループイタレーションの３回
目以降は２回目以降とほぼ同様になる。ここで注目すべ
きはｂ〔Ｊ〕が一旦追い出され、それから新たにフェッ
チされている点である。つまり外側ループイタレーショ
ンの任意の回（ｉが任意の値、ｊが任意の値Ｊ）で、ｂ
〔Ｊ〕のメモリからのフェッチが発生している点であ
る。ｊの値は任意であったのでこれは配列ｂの全体がキ
ャッシュに全く残っていなかったことを意味する。以
上、従来のキャッシュシステムではキャッシュをまった
く有効に活用できないことを示した。

【００１９】次に、本発明のキャッシュシステムで上記
のプログラムがキャッシュを有効利用できることを示
す。図８を本発明のシステムの機械語イメージに近付け
たプログラムを図１０に示す。このプログラムではメモ
リアクセスをｌｏａｄ（）で明示指定し、その際ＲＥＵ
ＳＥかどうかを指定してある。さて、本発明のキャッシ
ュで先程と同様に図１０のプログラムの実行を追ってみ
る。内側ループのイタレーションを固定（ｊの値が固定
のＪ）し、外側ループのイタレーションを順次に増大さ
せて以下考える。外側ループの初回のイタレーション
（ｉの値は０）において、３つの配列参照ａ

〔０〕
〔Ｊ〕，ａ〔１〕〔Ｊ〕，ｂ〔Ｊ〕はキャッシュライン
を競合し、そして置換方式がＬＲＵであるので、３つの
うちａ〔１〕〔Ｊ〕とｂ〔Ｊ〕がキャッシュに残る。そ
してｂ〔Ｊ〕はｒｅｃｅｎｔビットが真となる（ａ
〔１〕〔Ｊ〕はｒｅｃｅｎｔビットが偽）。さらにｂ
〔Ｊ〕のアクセスはＲＥＵＳＥ指定であり（１００６）
そのｒｅｕｓｅビットも真となる。外側ループの次のイ
タレーション（ｉの値は２）でも３つの配列参照ａ
〔２〕〔Ｊ〕、ａ〔３〕〔Ｊ〕、ｂ〔Ｊ〕がある。最初
ａ〔２〕〔Ｊ〕がアクセスされることに伴いａ〔１〕
〔Ｊ〕がキャッシュから追い出され（ｒｅｕｓｅビット
もｒｅｃｅｎｔビットも偽のため）、ａ〔２〕〔Ｊ〕が
キャッシュに入る。次にａ〔３〕〔Ｊ〕がアクセスさ
れ、これに伴いａ〔２〕〔Ｊ〕とｂ〔Ｊ〕のどちらかが
キャッシュから追い出されることになる。ａ〔２〕
〔Ｊ〕はｒｅｕｓｅビットが偽、ｒｅｃｅｎｔビットが
真であり、一方ｂ〔Ｊ〕はｒｅｕｓｅビットが真、ｒｅ
ｃｅｎｔビットが偽である。従って図１で示した通りａ
〔２〕〔Ｊ〕が追い出されるエントリとして選ばれ、ｂ
〔Ｊ〕が残る。そしてａ〔３〕〔Ｊ〕がキャッシュに入
る。最後にｂ〔Ｊ〕がアクセスされるが、この場合ｂ
〔Ｊ〕がすでにキャッシュにあり（キャッシュヒッ
ト）、メモリからロードする必要はない。もちろんｂ
〔Ｊ〕はｒｅｃｅｎｔかつｒｅｕｓｅとなる。外側ルー
プイタレーションの３回目以降は２回目とほぼ同様にな
るが、念のために３回目も示しておく。外側ループの３
回目のイタレーション（ｉの値は４）では、ａ〔４〕
〔Ｊ〕、ａ〔５〕〔Ｊ〕、ｂ〔Ｊ〕の３つが参照され
る。最初ａ〔４〕〔Ｊ〕がアクセスされこれに伴いａ
〔３〕〔Ｊ〕がキャッシュから追い出されａ〔４〕
〔Ｊ〕がキャッシュに入る。次にａ〔５〕〔Ｊ〕がアク
セスされこれに伴いａ〔４〕〔Ｊ〕とｂ〔Ｊ〕のうち一
方がキャッシュから追い出されることになる。ａ〔４〕
〔Ｊ〕はｒｅｃｎｅｔ、ｂ〔Ｊ〕はｒｅｕｓｅであり、
したがってａ〔４〕〔Ｊ〕が追い出される。そしてａ
〔５〕〔Ｊ〕がキャッシュに入る。最後にｂ〔Ｊ〕がア
クセスされこの場合ｂ〔Ｊ〕がすでにキャッシュにあ
り、キャッシュヒットになる。ここで注目すべきはｂ
〔Ｊ〕が一旦キャッシュにフェッチされると以降は一度
も追い出されていない点である。つまり外側ループイタ
レーションの初回で配列ｂ全体がメモリからキャッシュ
にフェッチされると、以降フェッチが全く発生していな
い点である。言い換えると、配列ｂへのアクセスは時間
的局所性をフルに引き出せたということで、これが本発
明のキャッシュの利点である。

【００２０】

【発明の効果】本発明によれば、キャッシュの各エント
リが、そのエントリのデータをなるべくキャッシュから
追い出さないようにすることを示すｒｅｕｓｅ情報を持
つので、キャッシュ置換時、どのエントリをキャッシュ
から追い出すかを決定する際、この情報を利用できる。
すなわち、その情報を持つエントリを優先的にキャッシ
ュに残すようにできる。また、メモリデータの参照とｒ
ｅｕｓｅ情報の値の設定をする命令の実行に応じて、エ
ントリにデータを格納すると共にｒｅｕｓｅ情報の値が
設定されるので、ユーザまたはコンパイラが特定のデー
タをなるべくキャッシュに残すように指示することが可
能となる。そして、キャッシュミスが少なくすることが
可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例の追い出しエントリの選択に
係る構成および選択を説明するテーブルを示す図であ
る。

【図２】キャッシュを含む情報処理装置の構成を示す図
である。

【図３】本発明の一実施例のキャッシュの構成を示す図
である。

【図４】本発明の一実施例のキャッシュの１ラインの構
成を示す図である。

【図５】メモリアドレスの構成を示す図である。

【図６】キャッシュアクセスの仕組みを説明するための
図である。

【図７】本発明で適用されるロード命令および該命令の
キャッシュに対する作用を示す図である。

【図８】キャッシュの動作を説明するためのプログラム
を示す図である。

【図９】従来のキャッシュの動作を説明するために図８
のプログラムを機械語イメージに近づけたプログラムを
示す図である。

【図１０】本発明のキャッシュの動作を説明するために
図８のプログラムを機械語イメージに近づけたプログラ
ムを示す図である。

【符号の説明】

１０１ 追い出しエントリ選択手段 ２０１ ＣＰＵ ２０２ キャッシュ ２０３ バス ２０４ メモリ ３０１ セット１ ３０２ セット２ ３０３ 制御ビット ３０４ タグ ３０５ データ ３０６ ライン ３０７ インデックス ４０１ ｅｍｐｔｙビット ４０２ ｒｅｃｅｎｔビット ４０３ ｄｉｒｔｙビット ４０４ ｒｅｕｓｅビット ６０３ エントリ１ ６０４ エントリ２

Claims (5)

【特許請求の範囲】
1. 【請求項１】 中央処理装置に接続され、それぞれがデ
   ータ領域および制御情報領域を有する複数のエントリを
   備えるキャッシュ装置において、 エントリ中のデータのキャッシュからの追い出しを優先
   的に阻止するｒｅｕｓｅ情報を前記制御情報の１つとし
   て設け、 キャッシュ置換時に前記制御情報に基づきキャッシュか
   ら追い出すエントリを選択しかつ前記ｒｅｕｓｅ情報の
   設定されていないエントリを優先して選択する選択手段
   を具備したことを特徴とするキャッシュ装置。
2. 【請求項２】 請求項１記載のキャッシュ装置におい
   て、前記中央処理装置におけるメモリデータの参照と前
   記ｒｅｕｓｅ情報の値の設定をする命令の実行に応じ
   て、前記エントリにデータを格納すると共に前記ｒｅｕ
   ｓｅ情報の値を設定する手段を具備したことを特徴とす
   るキャッシュ装置。
3. 【請求項３】 請求項１または請求項２記載のキャッシ
   ュ装置において、前記キャッシュ装置をセットアソシア
   ティブ方式としたことを特徴とするキャッシュ装置。
4. 【請求項４】 請求項１または請求項２記載のキャッシ
   ュ装置において、前記キャッシュ装置を２ウェイ・セッ
   トアソシアティブ方式としたことを特徴とするキャッシ
   ュ装置。
5. 【請求項５】 請求項１または請求項２記載のキャッシ
   ュ装置において、前記ｒｅｕｓｅ情報を１ビット情報と
   したことを特徴とするキャッシュ装置。