JPS62115571A - ベクトルアクセス制御方式 - Google Patents

ベクトルアクセス制御方式

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JPS62115571A
JPS62115571A JP60256422A JP25642285A JPS62115571A JP S62115571 A JPS62115571 A JP S62115571A JP 60256422 A JP60256422 A JP 60256422A JP 25642285 A JP25642285 A JP 25642285A JP S62115571 A JPS62115571 A JP S62115571A
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ベクトル処理装置において３間接アドレスを複数個ずつ
生成して主記憶装置にアクセス要求を出す場合、複数個
の間接アドレスデータ中に同じものがあると、バンクビ
ジーとなり、アクセス性能が低下する。そこで、生成さ
れた複数個の間接アドレスデータ中に同じものがあった
とき、後の方のアクセス要求を出さずに、先行するアク
セス要求に対するデータを使用するようにして、バンク
ビジーを回避する。
〔産業上の利用分野〕
本発明は、及りトル処理装置における主記憶装置に対す
るベクトルデータのアクセス制御方式に関する。
〔従来の技術〕
ベクトル処理装置では、先頭アドレス（あるいは基底ア
ドレス）に対する付加アドレス値を指定する間接アドレ
スアクセス方式で主記憶アクセスを行なう場合が少なく
ない。
ところで一般に、主記憶装置は、アクセス速度を上げる
ために複数のバンク構成となっており。
データバスも複数本設けられていることが少なくない。
この場合１間接アドレスデータは複数組ずつベクトルレ
ジスタから読み出し、それぞれ先頭アドレ′スと加算し
て目標アドレスを生成し、同時に主記憶装置へ供給して
、アクセス処理が行なわれる。
主記憶装置では、これらの複数の目標アドレスを用いて
、ロードアクセスの場合は各バンクからベクトルデータ
、すなわち対応するエレメントのデータを読み出し、ス
トアアクセスの場合は対応するエレメントのデータを書
き込む動作が行なわれる。
第４図は、このような従来システムの構成例を示したも
のである。以下簡単に説明する。
図において、１は主記憶装置（ＭＳＵで表わす）、２は
記憶制御装置（ＭＣＵで表わす）、２゜１はＰＡないし
ＰＪからなるボート、２０２は優先制御回路、２０３は
ＥＣＣ回路、２０４はＡＡないしＡＤからなるＲＱアド
レスバス、２０５はＤＡないしＤＤからなるデータバス
、３はベクトル処理装置（ＶＵで表わす）、３０１は命
令制御部、３０２はメモリアクセスパイプライン、３０
３はアドレス発生部、３０４はアクセスデータ処理部、
３０５は加算パイプライン、３０６は乗算パイプライン
、３０７はＶＲＡないしＶＲＤからなるベクトルレジス
タを表わす。なお２図示省略されているが、他にスカラ
処理装置（ＣＰＵで表わす）とチャネル処理装置（ＣＨ
Ｐで表わす）などがある。
ＭＣＵＺ内には、ＶＵ３及びＣＰＵあるいはＣＨＰから
のアクセス要求（ＲＱで表わす）を受けつけるボートＰ
Ａ−ＰＥとデータ入出力用のボー）ＰＦ−ＰＪとが設け
られており、そのうちポー）ＰＡ−ＰＤは、ＶＵ３から
のアクセス要求ＲＱを受付け、ＰＥはＣＨＰ、ＣＰＵが
らのアクセス要求ＲＱを受付ける。・ ＶＵ３は、ＣＨＰ／ＣＰＵに比べて、多量のデータをＶ
Ｕ３とＭＳＵＩとの間で転送する必要があるため、複数
個のボート（図では４ボート）を用いて、同時転送を可
能にしている。
ＭＳＵＩが複数バンクをインクリーブさせた構造をもっ
ていることと、ボートが複数個あることにより、バンク
ビジーのチェックやバスのコンフリクト（競合）チェッ
ク等を行なう必要がある。
優先制御回路２０２は、これらをチェックし１回避する
優先決定制御を行なう。
優先決定が行なわれた後、複数本のＲＱアドレスバス２
０４　　（ＡＡ−ＡＤ）で、各アクセス要求に対するア
ドレスを、ＭＳＵＩに対して与える。
ＭＳＵＩは、ＲＱアドレスハ゛ス２０４（ＡＡ〜ＡＤ）
によって起動され、これに対応したデータを、データバ
ス２０５　　（ＤＡ−ＤＤ）によりＭＣＵ２に供給する
。
ＭＣＵ２は、ＭＳＵＩから受は取ったデータについて、
ＥＣＣ回路２０３により誤り訂正を行なった後、ＶＵ３
あるいはＣＰｔＪ、ＣＨＰへデータ転送する。
ＶＵ３は、ＣＰ［Ｊからベクトル命令を受けとり（スカ
ラ命令はＣＰＵで処理される）、命令制御部３０１にお
いて、命令デコードした後、加算や乗算などの演算パイ
プライン（３０５，３０６）。
あるいはメモリアクセスパイプライン３０２を起動して
、対応する各処理を行なう。図中、アドレス発生部３０
３およびアクセスデータ処理部３０４を総称してメモリ
アクセスパイプライン３０２としている。
メモリアクセスパイプライン３０２は、ＭＳＵｌとベク
トルレジスタ（ＶＲＡ〜Ｖ　Ｒ，Ｄ　）との間の転送処
理を行なう。
演算パイプラインとして２図中には加算パイプライン３
０５と１乗算パイプライン３０６が示されているが、こ
の他にも除算パイプライン（図示せず）等がある。
主記憶上に置かれるベクトルデータのパターンは２次の
３つのケースに分かれる。
（１）連続した領域にデータが並べられている。
（２）等間隔をもってデータが置かれている。
（３）ランダムにデータが置かれている。
（１）、　（２）については、領域の先頭を示すアドレ
スと、各データ間（ベクトルデータの場合はエレメント
を称する）の距離（ｄｉｓｔａｎｃｅ　）のアドレスを
与えることにより、データ転送が行なわれる。いくつの
エレメントを処理するかは、命令制御部３０１内にある
ベクトル長を示すレジスタの情報が、各バイプラ、イン
へ起動の時点で与えられる。
本発明は、主記憶装置上にランダムにデータが与えられ
る場合を対象とするものであるため、以下これを前提に
説明する。
ランダムにデータが与えられる場合、まず先頭のアドレ
スが定義され、与えられた先頭アドレスと、ＭＳＵｌ内
にランダムに置かれているデータのアドレスとの差を２
間接アドレスデータとしてベクトルの各ニレメン１−ご
とにベクトルレジスタ３０７（ＶＲＡ〜ＶＲＤ）上に与
えられる。
実行する段階において、命令制御部より与えられる先頭
アドレスと、ベクトルレジスタより読み出される各エレ
メントに対する上記間接アドレスデータから、順次間接
アドレスを先頭アドレスに加算しつつ、ＭＳＵＩへのア
クセス処理が行なわれる。
図中のベクトルレジスタ３０７（ＶＲＡ〜ＶＲＤ）には
、各エレメントに対応したデータが入っており２例えば
ＶＲＡには４ｎ　（ｎ＝ｏ、　　１．　２゜・・・）の
要素番号をもつニレメンｌ−，ＶＲＢには４ｎ＋１　　
（ｎ＝ｏ、１．・・・）の要素番号をもつエレメント、
以下同様、のデータが入っている。
〔発明が解決しようとする問題点〕
バンク構成の主記憶装置に対して間接アドレス方式によ
るベクトルデータのアクセス要求を複数個の間接アドレ
スで同時に行なう際、データがランダムに与えられてい
る場合には得られる複数の目標アドレス中に同一のもの
が含まれる可能性がある。この場合、バンクアクセスが
競合し、バンクビジーとなって後の方のアクセスが遅れ
、アクセス効率が低下するという問題があった。
〔問題点を解決するための手段〕
本発明は、主記憶装置に対してアクセス要求を複数同時
に出す場合、アドレスが同じものについては後の方のア
クセス要求を抑止し、あるいはダミーアクセス要求にし
て、ロードアクセスでは先行するアクセス要求に対する
データを使用させるようにし、ストアアクセスではダミ
ーアクセス要求となった後のデータを書込みするもので
ある。
たとえば、ロードアクセスの場合には、同一アドレスを
もつ複数のアクセス要求のうち、先行する１つのものに
ついてのみ実際のアクセスを実行し、読み出されたデー
タを、残りのアクセス要求に対しても共通に使用する。
またストアアクセスの場合には、同一アトレスをもつ複
数のアクセス要求のうち、同一アドレスをもつ後のデー
タのみを実際に書き込み、残りのアクセス要求について
も実行されたものとして扱うように制御する。
第１図は１本発明の原理的構成を説明するためのベクト
ル処理装置のアドレス発生機構を中心とするシステム構
成図である。
図において、２は記憶制御装置（ＭＣＵ）、２０１はボ
ート（ＰＡ−ＰＤ）、２０２は優先制御１回路、２０４
はＲＱアドレスパ゛ス（ＡＡ−ＡＤ）。
３はベクトル処理装置（ＶＵ）、３０１は命令制御部、
３０２はメモリアクセスパイプライン、３０３はアドレ
ス発生部、３０７はベクトルレジスタ（ＶＴ’７Ａ〜Ｖ
ＲＤ）、３０８は間接アドレスデ−夕の読み出しレジス
タ（ＶＲＲＡ−ＶＲＲＤ）。
３０８−１は命令制御部より与えられる先頭アドレスＬ
Ａを保持する保持レジスタ（ＬＡＡ−ＬＡＤ）、３０９
はアドレス発生制御部、３１０は間接アドレスマツチチ
ェック回路、３１１は加算器。
３１２はＲＱアドレスおよびマツチ信号の出力レジスタ
（ＲＱＡＡ−ＲＱＡＤ、ＭＢ〜ＭＤ）を表わす。
読出しレジスタ３０８中のＶＲＲＡ−ＶＲＲＤは１間接
アドレスデータの読出し用であり、３０８−１のＬＡＡ
−ＬＡＤは先頭アドレスデータ（ＬＡ）の保持用レジス
タである。ＬＡＡ−ＬＡＤには、全く同じデータが与え
られる。
加算器３１１は＋　、５＋ａ頭アドレスデータ（ＬＡ）
と間接アドレスデータとを加算するためのものである。
また命令制御部３０１からは、メモリアクセスバイブラ
イン３０２で必要な起動信号（５ｔａｒｔ　）。
ＶＬ（ベクトル長）、ＥＯＰ　（命令のオペレーション
コード）等が、アドレス発生制御部３０９に与えられ、
ＶＬが示す長さだけの各オペレーション（ＥＯＰで示さ
れる）が、エレメント順に実行される。
間接アドレスマツチチェック回路３１０は２本発明に基
づいて設けられているものである。間接アドレスマツチ
チェック回路３１０は、続出しレジスタ３０８のＶＲＲ
Ａ〜ＶＲＲＤから出力される４つの間接アドレスについ
て一致するものの有無を検出し、マツチ情報として、ア
クセスデータ処理部３０４およびＭＣＵ２の優先制御回
路２０２へ通知する。
出力レジスタ３１２のＭＢ−ＭＤは、マツチ情報をＭＣ
Ｕ２へ送出するために使用される。
優先制御回路２０２は、マツチ情報を用いて。
同一アドレスの複数のアクセス要求について、最先のも
の以外を抑止する。
アクセスデータ処理部３０４は、マツチ情報を用いて、
ストアアクセスであれば、抑止されたアクセス要求のデ
ータのうち一番最後のデータのみをＭＣＵへ送出する。
またロードアクセスであれば、ＭＣＵから送られたデー
タを抑止されたアクセス要求にも分配する。
〔作用〕
これにより、主記憶における同一アドレスへのアクセス
要求は１つに限られるため、バンクビジーの発生を防ぐ
ことができる。
〔実施例〕
第２図により９間接アドレスマツチチェック回路３１０
の実施例構成を説明する。
図において、３１３ないし３１５は一致回路。
３１６ないし３１８はインバータ、３１９ないし３２３
はＡＮＤ回路である。
一致回路３１３は、続出しレジスタＶＲＲＡとＶＲＲＢ
の内容を比較し、同様に一致回路３１４はＶＲＲＢとＶ
ＲＲＣ，−数回路３１５はＶＲＲＣとＶＲＲＤの各内容
を比較して、一致を検出したとき、それぞれＡ＝Ｂ、Ｂ
＝Ｃ，Ｃ＝Ｄの一致信号を出力する。
インバータ３１６ないし３１８．ＡＮＤ回路３１９ない
し３２３は、これらの一致信号を論理的に組合せて、Ａ
、Ｂ、Ｃ，Ｄ間の所定の一致、不一致関係を検出する。
一致回路３１３から出力される“Ａ＝Ｂ”一致信号は、
出力レジスタＭＢ及びアクセスデータ処理部３０４へ直
接送られる。
ＡＮＤ回路３１９から出力される“Ａ＝Ｂ＝Ｃ”検出信
号と、ＡＮＤ回路３２０から出力される“Ａ”＝Ｂ＝Ｃ
”検出信号とは、出力レジスタＭＣ及びアクセスデータ
処理部３０４へ送られる。
ＡＮＤ回路３２１，３２２．３２３からそれぞれ出力さ
れる“Ａ＝Ｂ＝Ｃ＝Ｄ”、“Ａ＃Ｂ＝Ｃ＝Ｄ”、１３＃
Ｃ＝Ｄ”の各検出信号は、ともに出力レジスタＭＤ及び
アクセスデータ処理部３０４へ送られる。
読出しレジスタＶＲＲＡ〜ＶＲＲＤには、第３図（ａｌ
に例示されるように１タイミング１．タイミング２．・
・・のそれぞれのタイミングにおいて、順次のエレメン
トに対して間接アドレスａＯ＋　　ａｌｔａＺ＋　・・
・が与えられる。−敗回路３１３ないし３１５は、それ
ぞれのエレメント間での内容すなわち間接アドレスが一
致しているかどうかを示す。
図の例では、１サイクルでこの状態が作成可能にされて
いる。
第３図（ｂｌに、第３図（ａｌに対応する間接アドレス
マツチチェック回路３１０及びアクセスデータ処理部の
動作を例示する。
例えば、タイミング２においては。
と表わされているので。
第２図の回路において。
Ａ＝Ｂは“０″ Ａ＝Ｂ＝Ｃは４０″。
Ａ＃Ｂ＝Ｃは１′″。
Ａ＝Ｂ＝Ｃ＝Ｄは“０”。
Ａ〜Ｂ＝Ｃ＝Ｄは９１”。
Ｂ〜Ｃ＝Ｄは０″ のマツチ条件が生成される。
このことは、エレメントＮ０１６が要求するメモリ上の
データは、エレメントＮｏ、　５が要求するメモリ上の
データとマツチしていることを意味しているので、ロー
ドアクセスであれば、エレメント１１１０、５のデータ
を使用してベクトルレジスタＶＲに転送すればよい。
また同様に、ニレメン１−ＮＯ，７についてもエレメン
トＮＯ，５のデータを使用すればよい。
これらを制御するには、まずマツチ悄？ＩＭＢ〜ＭＤが
作成された後、その情報をＭＣＵ２にアクセス要求ＲＱ
と同時に送出し、優先決定を行なう段階で、マツチがあ
る場合には優先制御の条件には入れないで、マツチする
相手のエレメントの優先権が認められた段階（この例で
はエレメントＮＯ。
５）で、エレメントＮＯ，６，７についてもあたかも自
エレメントの優先権が認められたかのようにして処理を
行なわせる。
マツチ情報は、第１図のアクセスデータ処理部３０４に
も送られているため、アクセスデータ処理部３０４から
ベクトルレジスタＶＲヘデータが転送される段階で、そ
れらのマツチ情報からどのエレメントとどのエレメント
が同じデータかが判断でき、先行するエレメントと同じ
データをベクトルレジスタＶＲにセットしてやればよい
。
〔発明の効果〕
以上述べたように２間接アドレスデータが一部連続して
発生するようなメモリアクセスについて。
間接アドレスのマツチチェックを行なうごとにより、優
先権をとる段階で、先行するアクセスに対して、後続エ
レメントのアクセスを抑えることができる。これにより
ＭＳＵにおけるバンクビジーとなる頻度が少なくなり１
間接アドレスアクセス方式によるメモリアクセスの高速
化を図ることが可能となる。
【図面の簡単な説明】
第１図は本発明の原理的構成を示すシステム構成図、第
２図は間接アドレスマツチチェック回路のｌ実施例構成
図、第３図は間接アドレスマツチチェック回路の動作例
を示す説明図、第４図は本発明が対象とするベクトル処
理装置を含む従来システムの構成図である。 第１図中。 ２：記憶制御装置ＭＣＵ ３：ベクトル処理装置ＶＵ ２０２：優先制御回路 ３０２：メモリアクセスバイブライン ３０３ニアドレス発生部 ３０４：アクセスデータ処理部 ３０７：ベクトルレジスタ

Claims (1)

  1. 【特許請求の範囲】 １個ないし複数個のエレメントから成るベクトルレジス
    タ（３０７）と、主記憶装置（１）と、前記ベクトルレ
    ジスタ（３０７）と前記主記憶装置（１）との間のデー
    タ転送を１本ないし複数本のデータバス（２０５）をも
    って行なうメモリアクセスパイプライン（３０２）とを
    備え、前記メモリアクセスパイプライン（３０２）は間
    接アドレスアクセスを行なうために必要な複数個のデー
    タをベクトルレジスタ（３０７）より読み出し、先頭ア
    ドレスに加算しつつ、主記憶装置（１）をアクセスする
    ようにしたベクトル処理装置（３）において、 ベクトルレジスタ（３０７）から複数個の間接アドレス
    データを読み出して、アドレス発生し、アクセス要求を
    発信する場合、それら複数個の間接アドレスデータによ
    りアクセスされる各エレメント間のデータが一致してい
    るかどうかを検出する間接アドレスマッチチェック回路
    （３１０）を設け、前記間接アドレスマッチチェック回
    路（３１０）によりデータ一致を検出されたエレメント
    のうち後のアクセス要求に対しては、主記憶装置（１）
    へアクセス要求を送らずにアクセス処理するようにした
    ことを特徴とするベクトルアクセス制御方式。
JP60256422A 1985-11-15 1985-11-15 ベクトルアクセス制御方式 Granted JPS62115571A (ja)

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US06/929,818 US4870569A (en) 1985-11-15 1986-11-13 Vector access control system
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DE8686308876T DE3683458D1 (de) 1985-11-15 1986-11-13 Vektorenzugriffsteuerungsanordnung.

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