JPS63127368A - ベクトル処理装置の制御方式 - Google Patents
ベクトル処理装置の制御方式Info
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- JPS63127368A JPS63127368A JP61274398A JP27439886A JPS63127368A JP S63127368 A JPS63127368 A JP S63127368A JP 61274398 A JP61274398 A JP 61274398A JP 27439886 A JP27439886 A JP 27439886A JP S63127368 A JPS63127368 A JP S63127368A
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- 230000007246 mechanism Effects 0.000 claims abstract description 47
- 239000000872 buffer Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 19
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- 230000004913 activation Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3834—Maintaining memory consistency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30087—Synchronisation or serialisation instructions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のパイプライン処理機構から成るベクト
ル処理装置の制御方式に係り、詳しくは、該パイプライ
ン処理機構で処理するベクトル命令間の同期化または逐
次化を高速に処理するのに好適な制御方式に関する。
ル処理装置の制御方式に係り、詳しくは、該パイプライ
ン処理機構で処理するベクトル命令間の同期化または逐
次化を高速に処理するのに好適な制御方式に関する。
複数のパイプライン処理機構からなるベクトル処理装置
においては、主記憶参照の順序性を保証するため、各パ
イプライン処理機構で処理するベクトル命令間の同期化
または逐次化(以下、逐次化と称す)が必要である。こ
れは、特に複数個の主記憶参照命令が同時に実行可能で
あるような場合において、先行するアクセス命令が終了
するのを待って後続のアクセス命令を実行させる場合に
必要となる。
においては、主記憶参照の順序性を保証するため、各パ
イプライン処理機構で処理するベクトル命令間の同期化
または逐次化(以下、逐次化と称す)が必要である。こ
れは、特に複数個の主記憶参照命令が同時に実行可能で
あるような場合において、先行するアクセス命令が終了
するのを待って後続のアクセス命令を実行させる場合に
必要となる。
従来、これを実現する手法としては1例えば特開昭59
−125472号公報に記載のように、パイプラインの
各処理段階にPO8Tフラグを用意し、PO5T命令(
逐次化命令)の実行時に、アクセス命令を実行中の各処
理段階に対応したPO8Tフラグをセットし、処理の移
行と\もに該PO8Tフラグを遷移させる方式がある。
−125472号公報に記載のように、パイプラインの
各処理段階にPO8Tフラグを用意し、PO5T命令(
逐次化命令)の実行時に、アクセス命令を実行中の各処
理段階に対応したPO8Tフラグをセットし、処理の移
行と\もに該PO8Tフラグを遷移させる方式がある。
また、逐次化の別の手法としては、例えば、rHITA
CS−810処理装置」の第60頁に記載されているよ
うに、主記憶アクセス命令だけに的を絞ったVWAC命
令を用意し、当該VWAC命令に先行する命令のすべて
の主記憶参照が終了するまで本命令の実行を継続し、か
つ、後続する命令の実行を開始させない方式がある。
CS−810処理装置」の第60頁に記載されているよ
うに、主記憶アクセス命令だけに的を絞ったVWAC命
令を用意し、当該VWAC命令に先行する命令のすべて
の主記憶参照が終了するまで本命令の実行を継続し、か
つ、後続する命令の実行を開始させない方式がある。
従来技術は、逐次化の実現にあたり、先行する命令がパ
イプライン処理機構での処理を完全に終了した段階で、
逐次化命令以降の後続命令をパイプライン処理機構に投
入するという考えに立っている。
イプライン処理機構での処理を完全に終了した段階で、
逐次化命令以降の後続命令をパイプライン処理機構に投
入するという考えに立っている。
ところが、実際に命令間の逐次化が必要なのは、アクセ
ス命令で考えると、主記憶装置へのアクセスの段階であ
り、それ以前のパイプライン・ステージでは逐次化とは
無関係に該命令の処理を実行することが可能である。つ
まり、パイプライン処理機構において、先行する命令が
完全に終了した段階で後続命令をパイプライン処理機構
に投入する従来方式では、逐次化とは無関係なステージ
分の無駄な空時間が発生してしまうことになる。
ス命令で考えると、主記憶装置へのアクセスの段階であ
り、それ以前のパイプライン・ステージでは逐次化とは
無関係に該命令の処理を実行することが可能である。つ
まり、パイプライン処理機構において、先行する命令が
完全に終了した段階で後続命令をパイプライン処理機構
に投入する従来方式では、逐次化とは無関係なステージ
分の無駄な空時間が発生してしまうことになる。
更に、VWAC命令のようにアクセス命令に絞った逐次
化命令においても、VWAC命令がアクセス命令処理用
パイプラインが動作中の為に受付けられない場合には、
VWAC命令の後続が演算命令などであっても該命令用
のパイプライン処理機構を投入できず、過剰に後続命令
を止めてしまい、これが性能低下を招くことになる。
化命令においても、VWAC命令がアクセス命令処理用
パイプラインが動作中の為に受付けられない場合には、
VWAC命令の後続が演算命令などであっても該命令用
のパイプライン処理機構を投入できず、過剰に後続命令
を止めてしまい、これが性能低下を招くことになる。
本発明の目的は、主記憶参照の順序性を保証するための
逐次化命令の処理過程において、逐次化を必要とする複
数命令間の実行に無駄な空時間を発生させず、且つ、逐
次化命令以降の逐次化に無関係な命令の実行を過剰に抑
止することを排した複数パイプライン処理機構を具備す
るベクトル処理装置の逐次化制御方式を提供することに
ある。
逐次化命令の処理過程において、逐次化を必要とする複
数命令間の実行に無駄な空時間を発生させず、且つ、逐
次化命令以降の逐次化に無関係な命令の実行を過剰に抑
止することを排した複数パイプライン処理機構を具備す
るベクトル処理装置の逐次化制御方式を提供することに
ある。
本発明は、逐次化命令を通常のベクトル命令の一要素と
見做し、逐次化を行おうとするすべてのパイプライン処
理機構に流し込み、各パイプライン処理機構の特定のス
テージで該逐次化命令用の要素を検出した時点でパイプ
ラインを停止させ、逐次化の必要なすべてのパイプライ
ン処理機構で該逐次化用要素を検出した段階で、各パイ
プライン処理機構の停止を解除するベクトル命令実行制
御機構を設ける。更に、該パイプライン処理機構に、現
在処理中の命令のレジスタに加え、実行中に発行させる
逐次化命令を受付ける為の専用バッファを設ける。
見做し、逐次化を行おうとするすべてのパイプライン処
理機構に流し込み、各パイプライン処理機構の特定のス
テージで該逐次化命令用の要素を検出した時点でパイプ
ラインを停止させ、逐次化の必要なすべてのパイプライ
ン処理機構で該逐次化用要素を検出した段階で、各パイ
プライン処理機構の停止を解除するベクトル命令実行制
御機構を設ける。更に、該パイプライン処理機構に、現
在処理中の命令のレジスタに加え、実行中に発行させる
逐次化命令を受付ける為の専用バッファを設ける。
ベクトル命令実行制御機構は、逐次化命令を一つのベク
トル要素としてパイプライン処理機構に流し込み、該パ
イプライン処理機構に於いては、特定のステージで該要
素を検出すると、パイプラインの動作を停止させる。再
開は、逐次化が必要な複数のすべてのパイプラインの特
定ステージで該要素を検出した時点で行われる。つまり
、逐次化を必要とするパイプライン処理機構間の同一ス
テージで逐次化命令要素を検出した時点である。
トル要素としてパイプライン処理機構に流し込み、該パ
イプライン処理機構に於いては、特定のステージで該要
素を検出すると、パイプラインの動作を停止させる。再
開は、逐次化が必要な複数のすべてのパイプラインの特
定ステージで該要素を検出した時点で行われる。つまり
、逐次化を必要とするパイプライン処理機構間の同一ス
テージで逐次化命令要素を検出した時点である。
これにより、逐次化命令以前に発行された命令に対応す
るベクトル要素は該特定ステージを通過しており、逐次
化命令以降の命令に対応するベクトル要素は特定ステー
ジ以前に存在するということを保証することが可能にな
る。更に、ベクトル命令実行制御機構は、逐次化命令用
要素をパイプラインに流し込んだ時点で逐次化の処理を
終了することができ、逐次化命令以前の命令の処理の終
了を待つことなく、後続命令の処理が可能である。
るベクトル要素は該特定ステージを通過しており、逐次
化命令以降の命令に対応するベクトル要素は特定ステー
ジ以前に存在するということを保証することが可能にな
る。更に、ベクトル命令実行制御機構は、逐次化命令用
要素をパイプラインに流し込んだ時点で逐次化の処理を
終了することができ、逐次化命令以前の命令の処理の終
了を待つことなく、後続命令の処理が可能である。
更に、パイプライン処理機構中の特定のステージで同期
化要素を検出する為、パイプライン処理機構に於ける逐
次化の為の無駄な空時間の発生を抑えることができる。
化要素を検出する為、パイプライン処理機構に於ける逐
次化の為の無駄な空時間の発生を抑えることができる。
また、各パイプライン処理機構に逐次化命令用のバッフ
ァを設けることにより、各パイプライン処理機構に、現
在実行中の命令がある場合に於いても逐次化命令の発行
が可能である。該バッファに取込まれた逐次化命令は、
該パイプラインで実行中の命令が終了した時点で直ちに
実行(パイプラインへの流し込み)される。
ァを設けることにより、各パイプライン処理機構に、現
在実行中の命令がある場合に於いても逐次化命令の発行
が可能である。該バッファに取込まれた逐次化命令は、
該パイプラインで実行中の命令が終了した時点で直ちに
実行(パイプラインへの流し込み)される。
以上により、逐次化命令を投入すべきパイプライン処理
機構が先行命令を実行中であっても、それとは無関係に
逐次化命令の発行が可能であり、逐次化命令に無関係な
後続命令を過剰に待たせることなく、各パイプライン処
理機構に対して発行可能となる。
機構が先行命令を実行中であっても、それとは無関係に
逐次化命令の発行が可能であり、逐次化命令に無関係な
後続命令を過剰に待たせることなく、各パイプライン処
理機構に対して発行可能となる。
以下、本発明の一実施例について図面により説明する。
第2図に本発明を採用したベクトル処理装置の全体構成
を示す。第2図中、1はスカラ処理ユニット、2はベク
トル命令実行制御装置、3ないし4はアクセス命令処理
装置、5ないし6は演算装置、7はベクトルレジスタ、
8は主記憶制御装置。
を示す。第2図中、1はスカラ処理ユニット、2はベク
トル命令実行制御装置、3ないし4はアクセス命令処理
装置、5ないし6は演算装置、7はベクトルレジスタ、
8は主記憶制御装置。
9は主記憶装置を示す。こ〜で、3,4,5.6はパイ
プライン処理機構により構成される。
プライン処理機構により構成される。
通常の中央処理装置であるスカラ処理ユニット1から送
られたベクトル命令は、ベクトル命令実行制御装置2に
よって解読され、3〜6中の対応する空きのパイプライ
ン処理機構が起動される。
られたベクトル命令は、ベクトル命令実行制御装置2に
よって解読され、3〜6中の対応する空きのパイプライ
ン処理機構が起動される。
アクセス命令処理装置3ないし4は、ベクトルレジスタ
7と主記憶装置9との間のデータ転送を制御するもので
あり、ベクトルレジスタ7は、複数のベクトルデータを
格納するものである。主記憶制御装置8は、アクセス命
令処理装置3,4からのアクセス要求を受付け、アクセ
ス要求に従って主記憶装置9をアクセスする。
7と主記憶装置9との間のデータ転送を制御するもので
あり、ベクトルレジスタ7は、複数のベクトルデータを
格納するものである。主記憶制御装置8は、アクセス命
令処理装置3,4からのアクセス要求を受付け、アクセ
ス要求に従って主記憶装置9をアクセスする。
第1図は本発明によるアクセス命令処理装置3゜4の構
成例を示したものである。アクセス命令処理装置3,4
内は、■アドレス計算ステージ、■アドレス変換ステー
ジ、 ■例外検出ステージ、■リクエスト送出ステージ
の4つのステージに分割されるとする。以下ではアクセ
ス命令処理装置3について述べるが、アクセス命令処理
装置4も同様である。
成例を示したものである。アクセス命令処理装置3,4
内は、■アドレス計算ステージ、■アドレス変換ステー
ジ、 ■例外検出ステージ、■リクエスト送出ステージ
の4つのステージに分割されるとする。以下ではアクセ
ス命令処理装置3について述べるが、アクセス命令処理
装置4も同様である。
第1図において、30aはベクトル命令実行制御装置2
から送られたアクセス命令のアドレスの基底値を保持す
るベースアドレスレジスタVBRであり、30bは各ベ
クトル要素のアドレスを求める為の増分値を保持するイ
ンクリメントアドレスレジスタVIRである。アクセス
命令に対応するベクトル要素のアドレスは、先頭要素を
VBR30aとVIR30bとの加算で求め、これをア
ドレスレジスタ35aにセットし、2番目以降のアドレ
スは、アドレスレジスタ35aとVIR30bの加算に
よって順次生成する。36はレジスタ35 aに求めた
アドレスの論理アドレスを実アドレスに変換するアドレ
ス変換機構である。本機構は論理アドレスと実アドレス
の対よりなる変換テーブル等のハードウェアで実現する
。37aはアドレス変換後の実アドレス用レジスタであ
り、38は変換されたアドレスのアドレシッング例外、
記憶保護例外を検出する例外検出機構である。39は例
外検出以降のアドレスを保持するレジスタであり、且つ
、主記憶装置9に対する他のアクセス要求制御装置のリ
クエストとの競合によるリクエスト処理の乱れを吸収す
る為のリクエストバッファである。34はアクセス要求
送出制御回路であり、リクエストバッファ39に存在す
るリクエストを主記憶制御装置8に送出する制御を司り
、更にリクエストバッファ39の出口で逐次化命令要素
を検出すると、同期制御回路10に通知すると\もに、
それ以降の主記憶制御装置8へのリクエストの送出を停
止する。
から送られたアクセス命令のアドレスの基底値を保持す
るベースアドレスレジスタVBRであり、30bは各ベ
クトル要素のアドレスを求める為の増分値を保持するイ
ンクリメントアドレスレジスタVIRである。アクセス
命令に対応するベクトル要素のアドレスは、先頭要素を
VBR30aとVIR30bとの加算で求め、これをア
ドレスレジスタ35aにセットし、2番目以降のアドレ
スは、アドレスレジスタ35aとVIR30bの加算に
よって順次生成する。36はレジスタ35 aに求めた
アドレスの論理アドレスを実アドレスに変換するアドレ
ス変換機構である。本機構は論理アドレスと実アドレス
の対よりなる変換テーブル等のハードウェアで実現する
。37aはアドレス変換後の実アドレス用レジスタであ
り、38は変換されたアドレスのアドレシッング例外、
記憶保護例外を検出する例外検出機構である。39は例
外検出以降のアドレスを保持するレジスタであり、且つ
、主記憶装置9に対する他のアクセス要求制御装置のリ
クエストとの競合によるリクエスト処理の乱れを吸収す
る為のリクエストバッファである。34はアクセス要求
送出制御回路であり、リクエストバッファ39に存在す
るリクエストを主記憶制御装置8に送出する制御を司り
、更にリクエストバッファ39の出口で逐次化命令要素
を検出すると、同期制御回路10に通知すると\もに、
それ以降の主記憶制御装置8へのリクエストの送出を停
止する。
同期制御回路10は、アクセス命令処理装置3のアクセ
ス送出制御回路34とアクセス命令処理装置4のアクセ
ス送出制御回路44の両回路から逐次化命令要素を検出
した旨の通知を受けると、両回路34.44に対してリ
クエストの送出の再開を指示するものである。
ス送出制御回路34とアクセス命令処理装置4のアクセ
ス送出制御回路44の両回路から逐次化命令要素を検出
した旨の通知を受けると、両回路34.44に対してリ
クエストの送出の再開を指示するものである。
33はアクセス命令制御回路であり、ベクトル命令実行
制御装置2から送られた命令を保持し、アクセス命令処
理装置内のアクセス要求の処理状況を判断し、アドレス
加算器32に対する計算指示330と\もにアクセス要
求の生成を制御する。
制御装置2から送られた命令を保持し、アクセス命令処
理装置内のアクセス要求の処理状況を判断し、アドレス
加算器32に対する計算指示330と\もにアクセス要
求の生成を制御する。
31は逐次化命令用バッファであり、アクセス命令制御
回路33がベクトル命令を実行中の場合にも、ベクトル
命令実行制御装置2は、逐次化命令を発行可能とする為
の命令受付用のバッファである。35b、37bは、各
々35a、37aのアドレスレジスタに対応するアクセ
ス要求の種類を示すコード用のレジスタである6 第3図はアクセス命令制御回路33と逐次化命令用バッ
ファ31の詳細を示したものである。ベクトル命令実行
制御装置2の命令起動管理回路21から送られた起動信
号210はアクセス命令制御回路33が処理中でなけれ
ば、アントゲ−1〜55、オアゲート56を介してアク
セス命令の処理中を示すビジーラッチ60をセットする
。これに伴ない、起動信号210に付随するアクセス要
求の種類を示すコード、ベクトル長を各々58,59の
レジスタにセットする。ベクトル長レジスタ59の値は
、送出したアクセス要求330の数を+1回路61を通
してカウントするカウンタ62の値と比較回路63で比
較される。両者の値が一致すると、即ち、指定されたベ
クトル要分のアクセス要求を送出すると、ベクトル命令
実行制御装置2に対して命令処理終了通知信号332を
送出すると\もに、ビジーラッチ60のリセットおよび
実行ベクトル長レジスタ62の値をit Ouに初期化
する。
回路33がベクトル命令を実行中の場合にも、ベクトル
命令実行制御装置2は、逐次化命令を発行可能とする為
の命令受付用のバッファである。35b、37bは、各
々35a、37aのアドレスレジスタに対応するアクセ
ス要求の種類を示すコード用のレジスタである6 第3図はアクセス命令制御回路33と逐次化命令用バッ
ファ31の詳細を示したものである。ベクトル命令実行
制御装置2の命令起動管理回路21から送られた起動信
号210はアクセス命令制御回路33が処理中でなけれ
ば、アントゲ−1〜55、オアゲート56を介してアク
セス命令の処理中を示すビジーラッチ60をセットする
。これに伴ない、起動信号210に付随するアクセス要
求の種類を示すコード、ベクトル長を各々58,59の
レジスタにセットする。ベクトル長レジスタ59の値は
、送出したアクセス要求330の数を+1回路61を通
してカウントするカウンタ62の値と比較回路63で比
較される。両者の値が一致すると、即ち、指定されたベ
クトル要分のアクセス要求を送出すると、ベクトル命令
実行制御装置2に対して命令処理終了通知信号332を
送出すると\もに、ビジーラッチ60のリセットおよび
実行ベクトル長レジスタ62の値をit Ouに初期化
する。
一方、アクセス要求330は、アクセス命令処理装置内
のアクセス要求の処理状況を判断しながら送出しなけれ
ばならない。つまり、アクセス命令処理装置3の最終処
理ステージにあるリクエストバッファ39がオーバフロ
ーすることのない様に1発行リクエストの数と、主記憶
制御装置8に対して送出したアクセス要求の数によって
監視する。バッファカウンタ65の値は、最初“O”に
リセットされており、アクセス要求330を送出すると
、加算器64によってカウント値を+1し、バッファカ
ウンタ65にセットする。このバッファカウンタ65の
値と、リクエストバッファ39の数(本実施例では4個
)との比較を比較回路66で行い、一致すると、67の
反転ゲートを通して、アンドゲート68に於てアクセス
要求330の送出を抑止する。また、アクセス要求を主
記憶制御装置に対して1個送出したことを示す信号34
0をアクセス要求送出制御回路34から受けると、加算
器64に於いてアクセス要求数が1個減じられる。
のアクセス要求の処理状況を判断しながら送出しなけれ
ばならない。つまり、アクセス命令処理装置3の最終処
理ステージにあるリクエストバッファ39がオーバフロ
ーすることのない様に1発行リクエストの数と、主記憶
制御装置8に対して送出したアクセス要求の数によって
監視する。バッファカウンタ65の値は、最初“O”に
リセットされており、アクセス要求330を送出すると
、加算器64によってカウント値を+1し、バッファカ
ウンタ65にセットする。このバッファカウンタ65の
値と、リクエストバッファ39の数(本実施例では4個
)との比較を比較回路66で行い、一致すると、67の
反転ゲートを通して、アンドゲート68に於てアクセス
要求330の送出を抑止する。また、アクセス要求を主
記憶制御装置に対して1個送出したことを示す信号34
0をアクセス要求送出制御回路34から受けると、加算
器64に於いてアクセス要求数が1個減じられる。
また、ビジーラッチ60がセットされている状態、つま
りアクセス命令を処理している間に、逐次化命令が発行
されると、起動信号はアントゲ−1−50を通してレジ
スタ52にセットされ、これと同時に、逐次化命令のコ
ードがレジスタ51にセットされる。先行するアクセス
命令の処理が終了してビジーラッチ60がリセットされ
ると、反転ゲート53を通して、アンドゲート54に於
ける条件を成立させ、オアゲート56を通して再びビジ
ーラッチ60をセットする。これと同時に、コードレジ
スタ51の内容は、セレクタ57で選択され、コードレ
ジスタ58にセットされる。尚、逐次化命令に伴なうベ
クトル長としては、II I 11がレジスタ59にセ
ットされる。また、レジスタ52から逐次化命令を取り
出すと同時に、該レジスタは反転ゲート53の出力信号
によってリセットされる。
りアクセス命令を処理している間に、逐次化命令が発行
されると、起動信号はアントゲ−1−50を通してレジ
スタ52にセットされ、これと同時に、逐次化命令のコ
ードがレジスタ51にセットされる。先行するアクセス
命令の処理が終了してビジーラッチ60がリセットされ
ると、反転ゲート53を通して、アンドゲート54に於
ける条件を成立させ、オアゲート56を通して再びビジ
ーラッチ60をセットする。これと同時に、コードレジ
スタ51の内容は、セレクタ57で選択され、コードレ
ジスタ58にセットされる。尚、逐次化命令に伴なうベ
クトル長としては、II I 11がレジスタ59にセ
ットされる。また、レジスタ52から逐次化命令を取り
出すと同時に、該レジスタは反転ゲート53の出力信号
によってリセットされる。
第4図はアクセス要求送出制御回路34と同期制御回路
10の詳細およびアクセス要求送出制御回路44の一部
を示したものである。アクセス命令処理装置3内のステ
ージ■から送られたアクセス要求343について、これ
に伴なうコード、アドレス、データ等をリクエストバッ
ファ39にセットする。この時、セットされるバッファ
位置はインポインタレジスタ81の値をデコーダ88で
デコードした信号によって指示され、該インポインタの
値は、アクセス要求343が送られてくる毎に加算器8
0に於て+1される。尚、インポインタ81は“0”〜
“3”の値をとり、“3”の次はjl OItにラップ
アラウンドされる。バッファ39にセットされたアクセ
ス要求は、アウトポインタレジスタ83の値をデコーダ
89でデコードした信号によって示されるバッファ位置
から、セレクタ90を通して取出される。バッファ39
から取出されたアクセス要求は、逐次化命令要素でなけ
れば、アンドゲート86を介して主記憶制御装置8に対
してアクセス要求341として送出される。これと同時
に、アクセス要求に伴なうコード、アドレス、データ3
42を主記憶制御装置8に送出する。送出されたアクセ
ス要求341は。
10の詳細およびアクセス要求送出制御回路44の一部
を示したものである。アクセス命令処理装置3内のステ
ージ■から送られたアクセス要求343について、これ
に伴なうコード、アドレス、データ等をリクエストバッ
ファ39にセットする。この時、セットされるバッファ
位置はインポインタレジスタ81の値をデコーダ88で
デコードした信号によって指示され、該インポインタの
値は、アクセス要求343が送られてくる毎に加算器8
0に於て+1される。尚、インポインタ81は“0”〜
“3”の値をとり、“3”の次はjl OItにラップ
アラウンドされる。バッファ39にセットされたアクセ
ス要求は、アウトポインタレジスタ83の値をデコーダ
89でデコードした信号によって示されるバッファ位置
から、セレクタ90を通して取出される。バッファ39
から取出されたアクセス要求は、逐次化命令要素でなけ
れば、アンドゲート86を介して主記憶制御装置8に対
してアクセス要求341として送出される。これと同時
に、アクセス要求に伴なうコード、アドレス、データ3
42を主記憶制御装置8に送出する。送出されたアクセ
ス要求341は。
主記憶装置の状態や他のアクセス要求との競合により、
必ずしも直ちに主記憶制御装置8に受付けられるとは限
らない。主記憶制御装置it8の優先順位決定回路に於
てプライオリティがとられると。
必ずしも直ちに主記憶制御装置8に受付けられるとは限
らない。主記憶制御装置it8の優先順位決定回路に於
てプライオリティがとられると。
その旨を通知するアクセプト信号343が返送される。
このアクセプト信号を受取ると、アウトポインタ83の
値を加算器82に於て′″+1″すると\もに、アクセ
ス命令制御回路33に対して、アクセス要求が一つ処理
されたことを通知する信号340を送出する。尚、アウ
トポインタ83の値はインポインタ81と同様に“0″
′〜“3”の値をとる。
値を加算器82に於て′″+1″すると\もに、アクセ
ス命令制御回路33に対して、アクセス要求が一つ処理
されたことを通知する信号340を送出する。尚、アウ
トポインタ83の値はインポインタ81と同様に“0″
′〜“3”の値をとる。
一方、リクエストバッファ39から取出したアクセス要
求のコードをデコーダ84でデコードした結果、該要求
が、逐次化命令用要素であることを検出すると、反転ゲ
ート85を介して、アンドゲート86からのアクセス要
求送出を抑止する。
求のコードをデコーダ84でデコードした結果、該要求
が、逐次化命令用要素であることを検出すると、反転ゲ
ート85を介して、アンドゲート86からのアクセス要
求送出を抑止する。
これで、アクセス命令処理装置3からのアクセス要求の
送出は停止する。逐次化命令要素を検出したことを示す
信号は同期制御回路10にも送られ、アンドゲート99
に入力される。アクセス要求送出制御回路44内のデコ
ーダ95に於ても、逐次化命令要素が検出されるまでは
、アクセス要求330の選出は停止させられる。その後
、デコーダ95に於て該要素が検出されると、それを示
す信号が同期制御回路10に送られ、アンドゲート99
の条件が成立し、オアゲート87を介してアウトポイン
タレジスタ83の更新およびアクセス要求の処理が一つ
終了したことを示す信号340が送出される。これによ
り、停止していたアクセス命令処理装置3からのアクセ
ス要求の送出が再開される。これは、アクセス命令処理
装置4についても同様である。
送出は停止する。逐次化命令要素を検出したことを示す
信号は同期制御回路10にも送られ、アンドゲート99
に入力される。アクセス要求送出制御回路44内のデコ
ーダ95に於ても、逐次化命令要素が検出されるまでは
、アクセス要求330の選出は停止させられる。その後
、デコーダ95に於て該要素が検出されると、それを示
す信号が同期制御回路10に送られ、アンドゲート99
の条件が成立し、オアゲート87を介してアウトポイン
タレジスタ83の更新およびアクセス要求の処理が一つ
終了したことを示す信号340が送出される。これによ
り、停止していたアクセス命令処理装置3からのアクセ
ス要求の送出が再開される。これは、アクセス命令処理
装置4についても同様である。
以上が、第1図のアクセス命令処理装置の構成および動
作概要であるが、次に一つのベクトル命令列を挙げてア
クセス命令処理装置に於ける処理の流れを説明する。
作概要であるが、次に一つのベクトル命令列を挙げてア
クセス命令処理装置に於ける処理の流れを説明する。
第5図は1本説明で用いるベクトル命令列と、アクセス
命令処理装置内の各ステージ■〜■に於けるベクトル命
令の各要素の処理状態を時間の経過に従って示したもの
である。ステージ■は4個の先入先出バッファ構造を示
している。
命令処理装置内の各ステージ■〜■に於けるベクトル命
令の各要素の処理状態を時間の経過に従って示したもの
である。ステージ■は4個の先入先出バッファ構造を示
している。
ベクトル命令列に於て、VST命令は、ベクトルレジス
タ“VRO”のデータを主記憶上の“A”という領域に
書込む命令であり、VWAC命令は。
タ“VRO”のデータを主記憶上の“A”という領域に
書込む命令であり、VWAC命令は。
本命令前後の命令の逐次化を行う命令であり、VL全命
令、主記憶上の“B′″またはdi (、Itという領
域のデータを、ベクトルレジスタの“V R1”または
” V R2”に取り込む命令である。こぎで、VST
、VLの各命令のベクトル長は8(要素番号は1〜8)
とする。また、処理状態を示す図に於て、枠内の0卵内
番号は各命令で処理する要素の番号を示しており、枠内
の各ニモニックと命令の対応は、以下に示す通りである
。
令、主記憶上の“B′″またはdi (、Itという領
域のデータを、ベクトルレジスタの“V R1”または
” V R2”に取り込む命令である。こぎで、VST
、VLの各命令のベクトル長は8(要素番号は1〜8)
とする。また、処理状態を示す図に於て、枠内の0卵内
番号は各命令で処理する要素の番号を示しており、枠内
の各ニモニックと命令の対応は、以下に示す通りである
。
ベクトル命令実行制御装置2では、まず、最初の命令r
VST A、VROJが命令レジスタ20にセットされ
ると、これを命令起動管理回路21がデコードし、状態
管理回路22内の状態情報に基づき、アクセス命令処理
装置3に該命令を発行する。次の命令rVWACJが命
令レジスタ20にセットされてデコードされると、命令
起動管理回路21はアクセス命令処理装置3および4の
同装置に該rVWAcJ命令を発行する。この時、アク
セス命令処理装置3は、先行するrVSTA、VROJ
命令を実行中である。この為、「■WACJ命令は逐次
化命令用バッファ31にセットされる。このrVWAc
J命令は、先行命令のアクセス要求の生成が終了した時
点で、バッファ31からアクセス命令制御回路33に移
され処理される。更に次の命令rVL B、VRIJ
をベクトル命令実行制御装置2の命令起動管理回路2
1がデコードすると、該命命起動管理回路21は、アク
セス命令処理装置4内のアクセス命令制御回路43に於
けるrVWAcJ命令の処理の終了を待って、アクセス
命令処理装置4に該命令を発行する。また、次のrVL
C,VR2J命令をデコードした命令起動管理回路2
1は、二つのアクセス命令処理装置3,4がともに通常
命令の受付けが不可能な状態である為に、該バク1−ル
命令の発行は保留される。
VST A、VROJが命令レジスタ20にセットされ
ると、これを命令起動管理回路21がデコードし、状態
管理回路22内の状態情報に基づき、アクセス命令処理
装置3に該命令を発行する。次の命令rVWACJが命
令レジスタ20にセットされてデコードされると、命令
起動管理回路21はアクセス命令処理装置3および4の
同装置に該rVWAcJ命令を発行する。この時、アク
セス命令処理装置3は、先行するrVSTA、VROJ
命令を実行中である。この為、「■WACJ命令は逐次
化命令用バッファ31にセットされる。このrVWAc
J命令は、先行命令のアクセス要求の生成が終了した時
点で、バッファ31からアクセス命令制御回路33に移
され処理される。更に次の命令rVL B、VRIJ
をベクトル命令実行制御装置2の命令起動管理回路2
1がデコードすると、該命命起動管理回路21は、アク
セス命令処理装置4内のアクセス命令制御回路43に於
けるrVWAcJ命令の処理の終了を待って、アクセス
命令処理装置4に該命令を発行する。また、次のrVL
C,VR2J命令をデコードした命令起動管理回路2
1は、二つのアクセス命令処理装置3,4がともに通常
命令の受付けが不可能な状態である為に、該バク1−ル
命令の発行は保留される。
第5図の(i)に示す状態は、以上の3命令が発行され
、3のアクセス命令処理装置Iに於てはrVWAcJ命
令要素が、第■ステージに存在する状態を示すものであ
る。この時間をt=nとする。なお、この時点で、アク
セス命令処理装置Iは、次のアクセス命令の受付けが可
能となり、ベクトル命令実行制御装置2の命令起動管理
回路21は、保留していたrVL C,VR2J命命を
該アクセス命令処理装置Iに発行する。
、3のアクセス命令処理装置Iに於てはrVWAcJ命
令要素が、第■ステージに存在する状態を示すものであ
る。この時間をt=nとする。なお、この時点で、アク
セス命令処理装置Iは、次のアクセス命令の受付けが可
能となり、ベクトル命令実行制御装置2の命令起動管理
回路21は、保留していたrVL C,VR2J命命を
該アクセス命令処理装置Iに発行する。
第5図の(ii)は、(i)から2マシンサイクル経過
後の状態を示したものである。4のアクセス命令処理装
置■では、アクセス要求バッファ44の出口にrVWA
cJ命令要素が存在する為、アクセス要求の送出は停止
されており、アクセス要求がバッファ内に溜まることに
なる。当然、アクセス命令制御回路43からは4個を越
えてアクセス要求が送出されることはない為、rVL
B。
後の状態を示したものである。4のアクセス命令処理装
置■では、アクセス要求バッファ44の出口にrVWA
cJ命令要素が存在する為、アクセス要求の送出は停止
されており、アクセス要求がバッファ内に溜まることに
なる。当然、アクセス命令制御回路43からは4個を越
えてアクセス要求が送出されることはない為、rVL
B。
VRIJ命令の4番目の要素に対応するアクセス要求は
生成されておらず、ステージ■、■は空状態になってい
る。
生成されておらず、ステージ■、■は空状態になってい
る。
第5図の(市)は、(ii)から1マシンサイクル経過
後の状態を示したものである。アクセス命令処理装置I
、IIともに、アクセス要求用バッファの出口にrVW
ACJ命令要素が存在する。これを、同期制御回路10
が検出し、両アクセス制御回路34.44のアウトポイ
ンタを一つずつ進める。
後の状態を示したものである。アクセス命令処理装置I
、IIともに、アクセス要求用バッファの出口にrVW
ACJ命令要素が存在する。これを、同期制御回路10
が検出し、両アクセス制御回路34.44のアウトポイ
ンタを一つずつ進める。
第5図の(iv)は、(in)から1マシンサイクル経
過した後の状態を示すものであり、rVWAC」命令要
素が同時に両アクセス要求用バッファ39.49から取
り出され、該逐次化命令以降のアクセス命令に対応する
アクセス要求要素が送出される。
過した後の状態を示すものであり、rVWAC」命令要
素が同時に両アクセス要求用バッファ39.49から取
り出され、該逐次化命令以降のアクセス命令に対応する
アクセス要求要素が送出される。
以上の様にして、rVWAcJ命令以前に発行された命
令の全要素が送出されるまで、rVWAC」命命要素に
よって、rVWAcJ命令以降のアクセス命令のアクセ
ス要求の送出は抑止され、rVWAcJ命令による逐次
化命令が実現される。
令の全要素が送出されるまで、rVWAC」命命要素に
よって、rVWAcJ命令以降のアクセス命令のアクセ
ス要求の送出は抑止され、rVWAcJ命令による逐次
化命令が実現される。
本発明によれば、複数のパイプライン処理機構を具備す
るベクトル処理装置において、逐次化(同期化)命令以
前の命令の処理を待たずに逐次化(同期化)命令以降の
命令の発行が可能であり、パイプライン処理機構内に無
駄な空ステージを作ることなく逐次化(同期化)命令を
処理することができる。また、逐次化(同期化)命令を
発行しようとするパイプライン処理機構が先行する命令
を実行中である場合にも、該逐次化(同期化)命令専用
のバッファを設けることにより該命令を受付けることが
可能であり、逐次化(同期化)命令に続く命令の発行が
可能となり、逐′次化(同期化)命令の発行に於ける後
続命令の発行を含めた無駄な待時間の発生を抑えること
ができる。
るベクトル処理装置において、逐次化(同期化)命令以
前の命令の処理を待たずに逐次化(同期化)命令以降の
命令の発行が可能であり、パイプライン処理機構内に無
駄な空ステージを作ることなく逐次化(同期化)命令を
処理することができる。また、逐次化(同期化)命令を
発行しようとするパイプライン処理機構が先行する命令
を実行中である場合にも、該逐次化(同期化)命令専用
のバッファを設けることにより該命令を受付けることが
可能であり、逐次化(同期化)命令に続く命令の発行が
可能となり、逐′次化(同期化)命令の発行に於ける後
続命令の発行を含めた無駄な待時間の発生を抑えること
ができる。
第1図は本発明によるアクセス命令処理装置の一実施例
を示す図、第2図はベクトル処理装置の構成例を示す図
、第3図は第1図のアクセス命令制御回路と逐次化命令
バッファの構成例を示す図。 第4図は第1図のアクセス要求送出制御回路と同期制御
回路の構成例を示す図、第5図は本実施例に於ける動作
を説明する為のベクトル命令列とアクセス命令処理装置
内の各命令の処理状態を示す図である。 3.4・・・アクセス命令処理装置、 33.43・・・アクセス命令制御内路、31.41・
・・逐次化命令用バッファ。 34.44・・・アクセス要求送出制御回路、10・・
・同期制御回路。 第1図 J 第3図 第1を図 η 第5図 べ゛フト1し介全剋
を示す図、第2図はベクトル処理装置の構成例を示す図
、第3図は第1図のアクセス命令制御回路と逐次化命令
バッファの構成例を示す図。 第4図は第1図のアクセス要求送出制御回路と同期制御
回路の構成例を示す図、第5図は本実施例に於ける動作
を説明する為のベクトル命令列とアクセス命令処理装置
内の各命令の処理状態を示す図である。 3.4・・・アクセス命令処理装置、 33.43・・・アクセス命令制御内路、31.41・
・・逐次化命令用バッファ。 34.44・・・アクセス要求送出制御回路、10・・
・同期制御回路。 第1図 J 第3図 第1を図 η 第5図 べ゛フト1し介全剋
Claims (3)
- (1)複数要素を連続的に処理するパイプライン処理機
構を複数個具備し、各パイプライン処理機構に個別のベ
クトル命令を割当てゝ処理するベクトル処理装置におい
て、 各パイプライン処理機構に割当てられたベクトル命令間
の実行順序を制御する同期制御用命令を備え、該命令を
解読することにより、同期をとるべき複数個のパイプラ
イン制御機構に対し、同期用要素を通常命令の処理要素
と同様に流し込むことを特徴とするベクトル処理装置の
制御方式。 - (2)各パイプライン処理機構は、パイプラインのある
特定のステージで前記同期用要素を検出する手段と、前
記同期用要素を検出すると該パイプラインの処理を停止
させる手段を備えており、前記同期用要素を流し込んだ
すべてのパイプライン処理機構において、特定ステージ
に同期用要素がそろったことを検出すると、該同期をと
るべき全パイプライン機構に対してステージの停止を解
除し、パイプライン処理を再開せしめることを特徴とす
る特許請求の範囲第1項記載のベクトル処理装置の制御
方式。 - (3)前記制御命令を解読し、同期用要素を該当するパ
イプライン処理機構に流し込もうとする際、該パイプラ
イン処理機構が先行して割当てられたベクトル命令を実
行中であり、直ちに同期用要素をパイプライン処理機構
に流し込める状態にない場合、この同期用要素を保持し
ておく為のバッファを各パイプライン処理機構に備え、
先行したベクトル命令に対する要素のパイプライン処理
機構への流し込みが終了した時点で、引続き該バッファ
から取出した同期用要素を流し込むことを特徴とする特
許請求の範囲第1項もしくは第2項記載のベクトル処理
装置の制御方式。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61274398A JPH06103494B2 (ja) | 1986-11-18 | 1986-11-18 | ベクトル処理装置の制御方式 |
US07/121,134 US5060148A (en) | 1986-11-18 | 1987-11-16 | Control system for vector processor with serialization instruction for memory accesses for pipeline operation |
EP87116964A EP0268264B1 (en) | 1986-11-18 | 1987-11-17 | Control system for vector processor |
DE3789490T DE3789490T2 (de) | 1986-11-18 | 1987-11-17 | Steuerungssystem für ein Vektorprozessor. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61274398A JPH06103494B2 (ja) | 1986-11-18 | 1986-11-18 | ベクトル処理装置の制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63127368A true JPS63127368A (ja) | 1988-05-31 |
JPH06103494B2 JPH06103494B2 (ja) | 1994-12-14 |
Family
ID=17541110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61274398A Expired - Lifetime JPH06103494B2 (ja) | 1986-11-18 | 1986-11-18 | ベクトル処理装置の制御方式 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5060148A (ja) |
EP (1) | EP0268264B1 (ja) |
JP (1) | JPH06103494B2 (ja) |
DE (1) | DE3789490T2 (ja) |
Cited By (4)
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JPS59125472A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | 逐次化命令実行制御装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
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---|---|
US5060148A (en) | 1991-10-22 |
EP0268264A3 (en) | 1989-11-29 |
JPH06103494B2 (ja) | 1994-12-14 |
EP0268264A2 (en) | 1988-05-25 |
EP0268264B1 (en) | 1994-03-30 |
DE3789490T2 (de) | 1994-10-27 |
DE3789490D1 (de) | 1994-05-05 |
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