JPS60136459A - Dtmf signal generator - Google Patents

Abstract

PURPOSE:To perform operation stably even at a low voltage by composing a sine-wave generating means of a shift means, plural switch means, and plural capacitive elements. CONSTITUTION:A reference frequency signal from a reference oscillation circuit 1 is frequency-divided by a high group frequency dividing circuit 13 and a low group frequency dividing circuit 14 into two kinds of rated frequency according to a key input from a key operation part 15, and a high group cosine wave generating circuit 16 and a low group cosine wave generating circuit 17 generate cosine waves. Those cosine wave signals are mixed by an output synthesizing circuit 18 to generate a DTMF (dual tone multiple frequency) signal, which is sent out to a telephone circuit. The high group cosine wave generating circuit and low group cosine wave generating circuit 17 consist of a shift means which shifts outputs of the frequency dividing circuits 13 and 14 successively, plural switch means, and plural capacitive elements, and a cosine wave signal is outputted from the common connection point of those capacitive elements.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、電話通信回線網におけるＤＴＭＦ（デ≠＃
ルトーンマルチプルフリーケンシー）信号発生装置に係
シ、特にブツシュ式電話機のキー操作に応じたＤ　ＴＭ
Ｆ信号を発生して標準的な電話回線に送出するものに関
する。[Detailed Description of the Invention] [Technical Field of the Invention] This invention relates to DTMF (De≠#
DTM (multiple frequency) signal generator, especially in response to key operations on a Bush type telephone.
It relates to generating F signals and sending them out on standard telephone lines.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

周知のように、首記の如きＤＴＭＦ信号発生装置は、基
準発振回路から出力される基準クロック信号を、操作さ
れたキーの位置する行及び列毎に規格化された周波数に
までそれぞれ分周し、これら分周信号をそれぞれ異なる
周期のコサイン波形に変換して合成することによ）、１
つのキーに対応したＤＴＭＦ信号を得るようにしている
。As is well known, the DTMF signal generator as described above divides the reference clock signal output from the reference oscillation circuit to a frequency that is standardized for each row and column where the operated key is located. , by converting these frequency-divided signals into cosine waveforms with different periods and combining them), 1
A DTMF signal corresponding to one key is obtained.

ところが、従来のＤＴＭＦ信号発生装置は、その基準発
振回路から出力される基準クロック信号の周波数が３．
５８　（ＭＨｚ　：）と高いため、消費電流が多く回線
電圧が約３．０〜３．５［Ｖ：）以上でないと発振動作
を行なうことができないものである。ところが、実際の
電話回線においては、回線電圧が１．５〜２．０［Ｖ］
程度にまで降下することがあシ、このような場合、ＤＴ
ＭＦ信号発生装置が動作されなくなるという問題が生じ
る。However, in the conventional DTMF signal generation device, the frequency of the reference clock signal output from the reference oscillation circuit is 3.
Since the frequency is as high as 58 (MHz:), the current consumption is large and the oscillation operation cannot be performed unless the line voltage is approximately 3.0 to 3.5 [V:] or higher. However, in actual telephone lines, the line voltage is 1.5 to 2.0 [V].
In such cases, the DT
A problem arises in that the MF signal generator becomes inoperable.

さらに、従来のＤ　ＴＭＦ信号発生装置は、消費電流が
多く、分周回路の構成が複雑であるとともに、基準発振
回路に用いられる３、　５８　（ＭＨｚ　）用の水晶振
動子が高価で経済的にも不利になる等、種々の問題を有
しているものである。Furthermore, the conventional DTMF signal generator consumes a large amount of current, has a complicated structure of the frequency dividing circuit, and the crystal resonator for 3.58 MHz used in the reference oscillation circuit is expensive and uneconomical. It has various problems, such as being disadvantageous.

そこで、従来より、基準クロック信号の周波数を低くシ
、消費電流を少なくして低電圧でも動作し得るようにす
ることも考えられているが、単純に基準クロック信号の
周波数を低くしてし１うと、キー配列の行及び列毎にそ
れぞれ規格化された周波数にまでクロック信号を分周す
るための分周化の設定が困難にな如、また分周回路自体
の構成もより複雑化し、ひいては精度のよいＤＴＭＦ信
号を得ることができなくなってしまうものである。Therefore, conventionally, it has been considered to lower the frequency of the reference clock signal and reduce the current consumption so that it can operate at low voltage. As a result, it becomes difficult to set the frequency division to divide the clock signal to the standardized frequency for each row and column of the key layout, and the configuration of the frequency dividing circuit itself becomes more complicated. This makes it impossible to obtain a highly accurate DTMF signal.

このため、従来より、低電圧でも十分安定に動作し得る
とともに、構成簡易にして経済的にも有利となるＤＴＭ
Ｆ信号発生装置の開発が要望されておシ、またこの要望
は、近時、ＤＴＭＦ信号発生装置をＣＭＯ８集積回路化
するという要望ともあいまって、可及的に実現されるこ
とが強く望まれている。For this reason, conventional DTMs can operate stably even at low voltages and are economically advantageous due to their simple configuration.
There has been a demand for the development of an F signal generator, and this demand, combined with the recent demand for a CMO8 integrated circuit for the DTMF signal generator, is strongly desired to be realized as much as possible. There is.

〔発明の目的〕[Purpose of the invention]

この発明は上記事情に基づいてなされたもので、低電源
電圧で動作可能であシ、構成簡易にして経済的にも有利
であるとともに、集積回路化を効果的に促進させ得る極
めて良好なりＴＭＦ信号発生装置を提供することを目的
とする。The present invention has been made based on the above circumstances, and can operate with a low power supply voltage, has a simple structure, is economically advantageous, and has an extremely good TMF that can effectively promote integrated circuits. The object of the present invention is to provide a signal generator.

〔発明の概要〕[Summary of the invention]

すなわち、この発明は、操作キーの種別に対応して基準
周波数信号をそれぞれ二種の規格周波数にまで分周する
とともに該分周周期とほぼ等しい周期をもつサイン波信
号を発生する分周及びサイン波発生手段と、このサイン
波発生手段から出力された両信号を合成して得られたＤ
ＴＭＦ信号を電話回線に送出する合成手段とを有するＤ
ＴＭＦ信号発生装置において、前記サイン波発生手段を
、複数の二安定回路よシなり入力される被分周信号を所
定周期で順次シフトするシフト手段と、このシフト手段
の各二安定回路の出力に対応して互いに異なる第１及び
第２の電圧レベルを選択的に導出する複数のスイッチ手
段と、この複数のスイッチ手段で導出された第１または
第２の電圧レベルがそれぞれ一端に加えられるとともに
他端が共通接続され該共通接続点に前記シフト手段によ
る一巡動作毎に前記第１または第２の電圧レベルが一括
して加えられる複数の容量性素子とで構成し、前記複数
の容量性素子の共通接続点からサイン波信号の出力を得
るようにすることによシ、低電圧で５− も十分安定に動作し得るようにしたものである。That is, the present invention provides a frequency division and sine wave signal that divides a reference frequency signal into two standard frequencies corresponding to the type of operation key, and generates a sine wave signal having a period approximately equal to the frequency division period. D obtained by combining both signals output from the wave generation means and this sine wave generation means.
and a combining means for sending the TMF signal to the telephone line.
In the TMF signal generation device, the sine wave generating means is connected to a plurality of bistable circuits, and a shift means for sequentially shifting the input frequency-divided signal at a predetermined period, and an output of each bistable circuit of the shift means. a plurality of switch means for selectively deriving first and second voltage levels correspondingly different from each other; the first or second voltage level derived by the plurality of switch means being respectively applied to one end and the other; a plurality of capacitive elements whose ends are commonly connected and to which the first or second voltage level is collectively applied every cycle of operation by the shifting means; By obtaining a sine wave signal output from a common connection point, it is possible to operate 5- in a sufficiently stable manner at low voltage.

〔発明の実施９１１〕 以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、１ノは基準発振回路で、
インバータ１１ａ１抵抗１　ｌ　ｂ　−、４８０（ｋＨ
ｚ　）の固有振動数を有スルセラミックレゾネータ１１
Ｃ１コンデンサ１１ｄ。[Practice of the Invention 911] Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. In Figure 1, 1 is the reference oscillation circuit,
Inverter 11a1 resistance 1 l b -, 480 (kH
Ceramic resonator 11 with a natural frequency of
C1 capacitor 11d.

１１ｅＸＮチャネルＭＯ８）ランジスタｌｌｆ及びＮＯ
Ｒ回路１１ｇよ多構成されるものである。11eXN channel MO8) transistor llf and NO
The R circuit 11g is composed of more than one R circuit 11g.

この基準発振回路１１は、後述するキー人力インターフ
ェース回路１２からのノ９ワーダウン信号ＰＤがアクテ
ィブつまυＨ（）・イ）レベルノときトランジスタ１１
１がオンし発振動作が停止されかつＮＯＲ回路ＺＺｇも
ｆ−）が閉じられた状態となってその出力がＬ（ロー）
レベルに固定され非動作状態となされている。また、基
準発振回路１１は、上記パワーダウン信号ＰＤがノンア
クティブつまシＬノベルのとき、トランジスタ１１１が
オフし自動的に発振動作が開始されかつＮＯＲ回路１１
ｇもｆ−１の開かれた６− 状態となシ、４８０〔ｋＨ１〕の基準クロック信号ＣＫ
が出力されるようになるものである。The reference oscillator circuit 11 operates when the transistor 11 is activated when the 9 word-down signal PD from the key human interface circuit 12, which will be described later, is active or at the level υH()・a).
1 is turned on, the oscillation operation is stopped, and the NOR circuit ZZg (f-) is also closed, and its output becomes L (low).
It is fixed at a level and is in a non-operating state. Further, in the reference oscillation circuit 11, when the power down signal PD is a non-active signal, the transistor 111 is turned off and the oscillation operation is automatically started.
When g is also in the open 6-state of f-1, the reference clock signal CK of 480 [kHz1]
will be output.

そして、上記基準クロック信号ＣＫは、高群分周回路１
３及び低群分周回路１４のクロック入力端ＣＫＩＮにそ
れぞれ供給される。また、これら高群及び低群分周回路
１３．１４は、そのリセット入力端Ｒに上記パワーダウ
ン信号ＰＤがそれぞれ供給されるようになされており、
パワーダウン信号ＰＤがアクティブのとき非動作状態と
なされ、ノンアクティブのとき上記キー入力インターフ
ェース回路１２から出力される分周比データに基づいて
基準クロック信号ＣＫをそれぞれ分周する動作状態とな
されるものである。The reference clock signal CK is supplied to the high group frequency divider circuit 1.
3 and a clock input terminal CKIN of the low group frequency divider circuit 14, respectively. Further, these high group and low group frequency dividing circuits 13 and 14 are configured such that the power down signal PD is supplied to their reset input terminals R, respectively.
When the power down signal PD is active, it is in a non-operating state, and when it is non-active, it is in an operating state in which the frequency of the reference clock signal CK is divided based on the frequency division ratio data output from the key input interface circuit 12. It is.

ここで、上記キー入力インターフェース回路１２は、図
中点線で示すキー操作部１５に、縦方向に３列、横方向
に４行配設された１２個のキーのうち、操作されたキー
の位置する列及び行毎にそれぞれ対応した分周比データ
を生成するものである。すなわち、キー操作部１５は、
３つの列信号ラインＣ１〜Ｃ３と、４つの行信号ライン
Ｒ１％Ｒ，とを有しており、いずれか１つのキーが操作
されると、そのキーの位置する列及び行の各信号ライン
ｃ１％Ｃ，及びＲ１−Ｒ４をそれぞれアクティブにする
ものである。Here, the key input interface circuit 12 determines the position of the operated key among the 12 keys arranged in three columns in the vertical direction and four rows in the horizontal direction on the key operation unit 15 shown by the dotted line in the figure. This generates frequency division ratio data corresponding to each column and row. That is, the key operation unit 15
It has three column signal lines C1 to C3 and four row signal lines R1%R, and when any one key is operated, each signal line c1 of the column and row where that key is located is %C and R1-R4 respectively.

例えば「５」のキーが操作されたとすると、列信号ライ
ンＣ鵞と行信号ラインＲ２とが共にアクティブになされ
るものである。For example, if the "5" key is operated, both the column signal line C and the row signal line R2 are activated.

このようにして列信号ラインＣ１％Ｃ，のうちいずれか
１つがアクティブになりかつ行信号ラインＲ１〜Ｒ４の
うちいずれか１つがアクティブになされると、キー入力
インターフェース回路１２は、列に対応した３ビツトの
高群分周比データＫＣＩ〜ＫＣ，を生成して高群分周回
路１３に出力するとともに、行に対応した４ビツトの低
群分周比データＫＲ，〜ＫＲ４を生成して低群分周回路
１４に出力するものである。例えば前述したように「５
」のキーが操作された場合、高群分周比データＫＣ１〜
ＫＣ３として、列信号ラインＣ２がアクティブになった
ことに対応したｒ　Ｏ、１，、０Ｊなるデータを生成し
、低群分周比データＫＲ１−ＫＲ４として行信号ライン
Ｒ２がアクティブになったことに対応したｒｏ、ｉ、ｏ
。In this way, when any one of the column signal lines C1%C becomes active and any one of the row signal lines R1 to R4 becomes active, the key input interface circuit 12 3-bit high group frequency division ratio data KCI to KC, is generated and output to the high group frequency division circuit 13, and 4-bit low group frequency division ratio data KR, to KR4 corresponding to the row is generated and outputted to the high group frequency division circuit 13. It is output to the group frequency divider circuit 14. For example, as mentioned above,
” key is operated, the high group frequency division ratio data KC1~
KC3 generates data rO, 1, 0J corresponding to the activation of the column signal line C2, and generates data rO, 1, 0J corresponding to the activation of the row signal line R2 as low group frequency division ratio data KR1-KR4. Corresponding ro, i, o
.

０」なるデータを生成するものである。0" is generated.

また、上記キー入力インターフェース回路１２は、いず
れのキーも操作されていない状態では、前記パワーダウ
ン信号ＰＤをアクティブつｔ、ＤＨレベルにしておき、
いずれか１つのキーが操作されて列及び行信号ラインＣ
１−ｃ３及びＲ１−Ｒ４がそれぞれアクティブになった
とき、ノ！ワーダウン信号ＰＤをノンアクティブつまｆ
ｉＬレベルとなすものである。Further, the key input interface circuit 12 keeps the power down signal PD active and at DH level when no key is operated;
When any one key is operated, the column and row signal lines C
When 1-c3 and R1-R4 become active respectively, no! Deactivate the worddown signal PD
This is at the iL level.

そして、上記のようにして生成された高群及び低群分周
比データＫＣ１〜ＫＣｓ及びＫＲ１〜ＫＲ４に基づいて
高群及び低群分周回路１３．１４はそれぞれ上記基準ク
ロック信号ＣＫを分周する。Then, based on the high group and low group frequency division ratio data KC1 to KCs and KR1 to KR4 generated as described above, the high group and low group frequency dividing circuits 13 and 14 divide the reference clock signal CK, respectively. do.

この場合、高群分周回路１３は、列信号ラインＣ，がア
クティブになったことに対応した高群分周比データＫＣ
１−ＫＣｓが入力されると、上記４８０　（ｋＨｚ　）
の基準りｏ、り信号ＣＫ１２２９− 分周するように動作される。また、高群分周回路１３は
、列信号ラインＣ，，Ｃ３がアクティブになったことに
対応した高群分周比データＫＣ１％ＫＣ３が入力される
と、基準クロック信号ＣＫをそれぞれ２０分周及び１８
分周するように動作される。In this case, the high group frequency divider circuit 13 outputs high group frequency division ratio data KC corresponding to the activation of the column signal line C.
When 1-KCs is input, the above 480 (kHz)
It is operated to divide the frequency of the signal CK1229- based on the reference signal CK1229-. Furthermore, when the high group frequency division ratio data KC1%KC3 corresponding to the activation of the column signal lines C, , C3 is input, the high group frequency dividing circuit 13 divides the reference clock signal CK by 20. and 18
It is operated to divide the frequency.

さらに、上記低群分周回路１４は、行信号ラインＲ１が
アクティブになったことに対応した低群分周比データＫ
Ｒ１−ＫＲ４が入力されると、上記基準クロック信号Ｃ
Ｋを４３分周するように動作される。また、低群分周回
路１４は、行信号ラインＲ，，Ｒｓ　、Ｒ４がアクティ
ブになったことに対応した低群分周比データＫＲ，〜Ｋ
Ｒ４が入力されると、上記基準クロック信号ＣＫをそれ
ぞれ３９分周、３５分周及び３２分周するように動作さ
れる。Further, the low group frequency dividing circuit 14 outputs low group frequency dividing ratio data K corresponding to the activation of the row signal line R1.
When R1-KR4 are input, the reference clock signal C
It is operated to divide K by 43. The low group frequency dividing circuit 14 also generates low group frequency dividing ratio data KR, ~K corresponding to the activation of the row signal lines R, , Rs, and R4.
When R4 is input, the reference clock signal CK is operated to be frequency-divided by 39, 35, and 32, respectively.

ここで、上記した分周数ｒ２２，２０．１８゜４３．３
９．３５．３２Ｊは、詳細は後述するが、キー操作部１
５の各列及び各行毎にそれぞれ規格化された周波数を最
終的に得るために、選出し１０− た数である。Here, the above frequency division number r22, 20.18°43.3
9.35.32J, details will be described later, key operation unit 1
These numbers are 10 - selected in order to finally obtain standardized frequencies for each column and each row of 5.

上記のようにして高群分周回路１３及び低群分周回路１
４で分周された高群分周信号φ□及び低群分周信号φ、
は、高群コサイン波発生回路１６及び低群コザイン波発
生回路１７の入力端ＩＮにそれぞれ供給される。これら
高群及び低群コザイン波発生回路１６．１７は、そのリ
セット入力端Ｒに上記ｉ４ワーダウン信号ＰＤがそれぞ
れ供給されるようになされておシ、ノクワーダウン信号
ＰＤがアクティブのとき非動作状態となされ、ノンアク
ティブのとき動作状態と々されるものである。As described above, the high group frequency divider circuit 13 and the low group frequency divider circuit 1
A high group frequency division signal φ□ and a low group frequency division signal φ divided by 4,
are supplied to the input terminals IN of the high group cosine wave generation circuit 16 and the low group cosine wave generation circuit 17, respectively. These high group and low group cosine wave generation circuits 16 and 17 are configured such that the i4 word-down signal PD is supplied to their reset input terminals R, respectively, and are rendered inactive when the knock-down signal PD is active. , is considered to be in an active state when it is inactive.

そして、まず高群コサイン波発生回路１６は、詳細は後
述するが、上記高群分周信号φ□の１８周期分の時間を
１周期とし、かつ高群分周信号φ、の半周期毎に電圧レ
ベルの変化する階段状の高群コサイン波信号を生成する
ものである。１だ、低群コサイン波発生回路１７は、上
記低群分周信号φ、の１６周期分の時間を１周期とし、
かつ低群分周信号φ１の半周期毎に電圧レベルの変化す
る階段状の低群コザイン波信号を生成するものである。First, the high group cosine wave generating circuit 16, which will be described in detail later, takes 18 periods of the high group frequency divided signal φ□ as one period, and every half cycle of the high group frequency divided signal φ. It generates a stepped high group cosine wave signal whose voltage level changes. 1, the low group cosine wave generation circuit 17 has one period equal to 16 periods of the low group frequency divided signal φ,
In addition, a stepped low group cosine wave signal whose voltage level changes every half period of the low group frequency divided signal φ1 is generated.

すなわち、この高群及び低群コサイン波信号は、周波数
的にみると、上記高群及び低群分周信号φ□、φ、をそ
れぞれ１８分周及び１６分周したものとなされている。That is, in terms of frequency, the high group and low group cosine wave signals are obtained by dividing the high group and low group frequency divided signals φ□, φ by 18 and 16, respectively.

そして、この場合の分周数ｒｘｓ、ｘ３，１も先に高群
及び低群分周回路１３．１４で説明したように、キー操
作部１５の各列及び各行毎にそれぞれ規格化された周波
数を得るために選出した数である。In this case, the frequency division numbers rxs, x3,1 are also standardized frequencies for each column and each row of the key operation section 15, as explained earlier in the high group and low group frequency dividing circuits 13.14. This is the number chosen to obtain .

このようにして高群及び低群コサイン波発生回路１６．
１７から出力された高群及び低群コサイン波信号は、そ
れぞれ出力合成回路１８で合成されて、ここに１つのキ
ーに対応したＤＴＭＦ信号が生成されるものである。そ
して、このＤＴＭＦ信号は、出力端子１９を介して図示
しない電話回線、交換機等に送出されるものである。In this way, the high group and low group cosine wave generation circuits 16.
The high group and low group cosine wave signals outputted from 17 are combined by an output combining circuit 18, respectively, to generate a DTMF signal corresponding to one key. This DTMF signal is then sent to a telephone line, exchange, etc. (not shown) via the output terminal 19.

なお、上記出力合成回路１８にもそのリセット入力端Ｒ
に上記ノ臂ワーダウン信号ＰＤが供給されるようになさ
れておシ、この出力合成回路１８は／ＩＰワーダウン信
号ＰＤがアクティブのとき非動作状態とガされ、ノンア
クティブのとき動作状態となされるものである。Note that the output synthesis circuit 18 also has its reset input terminal R.
The output synthesis circuit 18 is in an inactive state when the /IP word down signal PD is active, and is in an active state when it is non-active. It is.

ここで、上述したように、前記基準発振回路１１から出
力される基準クロック信号ＣＫは、高群及び低群分周回
路１３．１４により操作されたキーの位置する列及び行
毎にそれぞれ対応した分周比で分周された後、高群及び
低群コサイン波発生回路１６．１７によυそれぞれ１８
分周及び１６分周されるものであるが、キー操作部１５
の列及び行信号ラインＣ，−ｃ３及びＲ１−Ｒ４がアク
ティブになされることによる高群及び低群分周回路１３
．１４の出力周波数と、高群及び低群コサイン波発生回
路１６゜１７の出力周波数とは、次表のようになる。Here, as described above, the reference clock signal CK outputted from the reference oscillation circuit 11 corresponds to each column and row in which the operated key is located by the high group and low group frequency dividing circuits 13 and 14, respectively. After being divided by the frequency division ratio, the high group and low group cosine wave generating circuits 16 and 17 generate υ18
Although the frequency is divided and the frequency is divided by 16, the key operation section 15
high group and low group frequency divider circuit 13 by making column and row signal lines C, -c3 and R1-R4 active.
．． The output frequencies of 14 and the high group and low group cosine wave generating circuits 16 and 17 are as shown in the following table.

１３− すなわち、例えば行信号ラインＲ，がアクティブに々さ
れた場合、低群分周回路１４は４８０（ｋＨｚ　）の基
準クロック信号ＣＫを４３分周して１１　、１６　［ｋ
Ｈｚ　〕の低群分周信号φ１を出力する。すると、低群
コサイン波発生回路１７は１１．１６　［ｋＨｚ　］の
低群分周信号φＬを１６分周して、６９７．７（Ｈｚ　
）の低群コサイン波信号を出力する。ここで、低群コサ
イン波信号の６９７．７　［Ｔ（ｚ　）という周波数は
、上記行信号ラインＲ１に対して予め定められている規
格周波数６９７（Ｈｚ）とＯ，Ｉ［％）の偏差しか有さ
ない極めて精度の高いもので、ここに行信号ラインＲ１
に対応する規格周波数を得ることができるものである。13- That is, for example, when the row signal line R, is activated, the low group frequency divider circuit 14 divides the reference clock signal CK of 480 (kHz) by 43 and divides it into 11, 16 [k
Hz] outputs a low group frequency divided signal φ1. Then, the low group cosine wave generation circuit 17 divides the low group frequency divided signal φL of 11.16 [kHz] by 16 to generate a signal of 697.7 (Hz).
) outputs a low group cosine wave signal. Here, the frequency of 697.7 [T(z) of the low group cosine wave signal is only a deviation of O,I[%] from the standard frequency 697 (Hz) predetermined for the row signal line R1. The row signal line R1 is
It is possible to obtain the standard frequency corresponding to the standard frequency.

また、他の信号ラインＲ，〜Ｒ４及びＣ１〜Ｃ３につい
ても上述と略同様に説明することができ、それぞれ対応
する規格周波数を得ることができるものである。Furthermore, the other signal lines R, ~R4, and C1~C3 can be explained in substantially the same manner as above, and the corresponding standard frequencies can be obtained.

以上に全体的な動作について説明したが、次に各部の詳
細な構成及びその動作についてそれぞれ説明する。まず
、第２図は前記基準発振口１５− 路１１を示すもので、前記インバータｌｌｂは、図示の
如くＰチャネルＭＯ８）ランジスタＱ１及びＮチャネル
ＭＯ８）ランジスタＱ雪より構成されている。また、イ
ンバータＩｌａの入力端及び出力端には、それぞれ入力
抵抗１１ｂ及び出力抵抗１１１が接続されている。この
場合、接続端子１１ｊ、１１により図中上側の部分がＣ
ＭＯＳ集積回路化される部分で、出力抵抗１１１１セラ
ミツクレゾネータＩｌｃ及びコンデンサ１１ｄ、１１ｅ
は外付けされるものである。また、第２図中ｌｉｔは前
記パワーダウン信号ＰＤの供給される入力端子であｐ、
ｌ１ｍは前記高群分周回路１３．１４のクロック入力端
（ＣＫＩＮ）に接続される出力端子であり、１１ｎは直
流電圧子Ｖの印加される電源端子である。The overall operation has been explained above, and next, the detailed configuration and operation of each part will be explained. First, FIG. 2 shows the reference oscillation port 15-path 11, and the inverter llb is composed of a P-channel MO8) transistor Q1 and an N-channel MO8) transistor Q, as shown. Furthermore, an input resistor 11b and an output resistor 111 are connected to the input end and output end of the inverter Ila, respectively. In this case, the upper part in the figure is connected to C by the connection terminals 11j and 11.
MOS integrated circuit includes an output resistor 1111, a ceramic resonator Ilc, and capacitors 11d and 11e.
is attached externally. Further, in FIG. 2, lit is an input terminal to which the power down signal PD is supplied, p,
l1m is an output terminal connected to the clock input terminal (CKIN) of the high group frequency divider circuit 13, 14, and 11n is a power supply terminal to which a DC voltage element V is applied.

ここで、上記セラミックレゾネータＩｌｃとしては、基
準周波数４８０　（ｋ）Ｉｚ　）　、周波数公差±０．
５Ｃ％）、共振抵抗２０〔Ω〕以下、***振抵抗７０〔
ｋΩ〕以上、温度安定性±０．３　［Ｊ６）（−２０［
℃］〜＋８０［：℃］）なる特性を有する１６一 ものが実現されている。また、前記抵抗１１ｂは帰還作
用を奏するもので、通常１［ＭΩ〕程度のものが用いら
れる。さらに、実際的には、上記入力抵抗１１ｈ及び出
力抵抗１１１はそれぞれ約１［ｋΩ〕のものが用いられ
、上記コンデンサ１１ｄ、１１ｅとしてはそれぞれ１０
０［ｐＦ］程度のものが用いられて動作されるものであ
る。Here, the ceramic resonator Ilc has a reference frequency of 480 (k)Iz) and a frequency tolerance of ±0.
5C%), resonance resistance 20 [Ω] or less, anti-resonance resistance 70 [Ω] or less
kΩ] or more, temperature stability ±0.3 [J6) (-20 [
C] to +80[:C]) have been realized. Further, the resistor 11b has a feedback function, and is usually about 1 [MΩ]. Further, in practice, the input resistor 11h and the output resistor 111 are each about 1 [kΩ], and the capacitors 11d and 11e are each about 10 kΩ.
It is operated using approximately 0 [pF].

したがって、上記のような基準発振回路１１によれば、
ＭＯＳ　）ランジスタを用いて構成されルノテ、１．５
　（Ｖ〕〜２．０　（Ｖ　］程度（２）　低電圧テも十
分に安定した発振動作を行なうことができるとともに、
堆りも直さずＣＭＯ８集積回路化に好適するものである
。また、基準クロック信号ＣＫの周波数を、従来の３．
５８　［ＭＨｚ　’］に対して４８０　［ｋ）［ｚ　］
と格段に低くしたので、周波数×電圧×充放電容量で決
まるところの動作消費電流も著しく低くすることができ
るものである。さらに、セラミックレゾネータＩｌａを
用いているため、従来のようにクリスタルレゾネータを
用いたものに比して経済的に有利となるものである。Therefore, according to the reference oscillation circuit 11 as described above,
MOS) configured using transistors, 1.5
(V) ~ 2.0 (V) (2) It is possible to perform sufficiently stable oscillation operation even at low voltages, and
It does not remove dirt and is suitable for CMO8 integrated circuits. Also, the frequency of the reference clock signal CK is changed from the conventional 3.
58 [MHz'] to 480 [k) [z]
As a result, the operating current consumption, which is determined by frequency x voltage x charging/discharging capacity, can also be significantly lowered. Furthermore, since the ceramic resonator Ila is used, it is economically advantageous compared to the conventional one using a crystal resonator.

ここで、上記基準クロック信号ＣＫの周波数は、例えば
１．５［Ｖ：］〜２．０〔Ｖ〕程度の低電圧でも十分な
発振動作を行ない得る程度にまで消費電流を少なくし得
るような低い周波数であるという条件と、後段に接続さ
れる種々の分周手段が安定な分周動作を行ない得る程度
にまで高い周波数であるという条件と、画表に示すよう
に分周比が全て簡単な整数で実現されかつ規格周波数に
極めて近い値を得られる周波数であるという条件とから
、４８０　（ｋＨｚ　）に選定されたものである。この
ため、基準クロック信号ＣＫの周波数は、正確に４８０
　［ｋＨｚ］でなければなら彦いものではなく、４８０
［ｋＨｚ　］の前後に若干のばらつきがあっても許容さ
れるもので、要するに４８０　［ｋＨｚ　’］近傍であ
ればよいものである。Here, the frequency of the reference clock signal CK is set such that the current consumption can be reduced to the extent that sufficient oscillation operation can be performed even at a low voltage of, for example, 1.5 [V:] to 2.0 [V]. The conditions are that the frequency is low, that the frequency is high enough to allow the various frequency dividing means connected to the subsequent stage to perform stable frequency dividing operations, and that the frequency division ratios are all simple as shown in the diagram. 480 (kHz) was selected based on the condition that it is a frequency that can be realized with a reasonable integer and obtain a value extremely close to the standard frequency. Therefore, the frequency of the reference clock signal CK is exactly 480
If it's not [kHz], it's not cheap, it's 480
It is acceptable even if there is some variation before and after [kHz], and in short, it is sufficient as long as it is around 480 [kHz'].

次に、第３図は前記高群分周回路１３を示すものである
。すなわち、この高群分周回路１３は機能的にはプログ
ラマブル分周器と等価なもので、４ビツトシフトカウン
タ回路２ｏとプログラマブル状態検出回路２１と、バイ
ナリカウンタ回路２２とよシ々るものである。このうち
、４ビツトシフトカウンタ回１１１ｒ　２０　／ｃｌ　
、４つのＤタイシフリップフロップ回路（以下ＤＦＦ回
路という）２Ｏａ〜２０ｄを直列接続し、その最終段の
ＤＦＦ回路２０ａ及び２０ｄの出力端Ｑを否定排他的論
理和回路（以下ＥＸ−ＮＯＲ回路という）２０ｅを介し
て、初段のＤＦＦ回路２０ｈの入力端りに接続するよう
にしたものである。Next, FIG. 3 shows the high group frequency dividing circuit 13. That is, this high group frequency divider circuit 13 is functionally equivalent to a programmable frequency divider, and is similar to a 4-bit shift counter circuit 2o, a programmable state detection circuit 21, and a binary counter circuit 22. . Of these, 4-bit shift counter times 111r 20 /cl
, four D-type flip-flop circuits (hereinafter referred to as DFF circuits) 2Oa to 20d are connected in series, and the output terminals Q of the final stage DFF circuits 20a and 20d are negative exclusive OR circuits (hereinafter referred to as EX-NOR circuits). 20e, it is connected to the input end of the first-stage DFF circuit 20h.

そして、各ＤＦＦ回路２０ａ〜２０ｄのクロック入力端
ＣＫは、前記基準クロック信号ＣＫの供給される入力端
子２０ｆに接続されている。The clock input terminal CK of each DFF circuit 20a to 20d is connected to the input terminal 20f to which the reference clock signal CK is supplied.

また、図中２０ｇは、前記ノ母ワーダウン信号ＰＤの供
給される入力端子で、ＯＲ回路２０ｈを介して各ＤＦＦ
回路２θｔＬ〜２θｄのリセット入力端Ｒに接続されて
いる。そして、前記キー操作部１５のいずれかのキーが
操作され、第４−１９＝ 図（、）に示すように・やワーダウン信号ＰＤがノンア
クティブつまりＬレベルになされると、前記基準発振回
路１１が駆動され第４図（ｂ）に示すように基準クロッ
ク信号ＣＫが発生される。すると、４ビツトシフトカウ
ンタ回路２０は、動作を開始し、各ＤＦＦ回路２０ａ〜
２０ｄの出力がプログラマブル状態検出回路２１に供給
されるようになる。In addition, 20g in the figure is an input terminal to which the mother power down signal PD is supplied, and it is connected to each DFF via an OR circuit 20h.
It is connected to the reset input terminal R of the circuits 2θtL to 2θd. Then, when any key of the key operation unit 15 is operated and the word-down signal PD is made inactive, that is, at L level, as shown in FIG. is driven, and a reference clock signal CK is generated as shown in FIG. 4(b). Then, the 4-bit shift counter circuit 20 starts operating, and each DFF circuit 20a to
The output of 20d is now supplied to the programmable state detection circuit 21.

ここで、上記プログラマブル状態検出回路２１は、上記
各ＤＦＦ回路２０　ａ　〜２０　ｄの出力を、高群分周
比データＫＣ１％ＫＣ３に基づいて適宜演算し、上記基
準クロック信号ＣＫを高群分周比データＫＣ，〜ＫＣ３
で指定された分周比毎に区切るような第４図（ｃ）に示
す如き分周パルス信号を出力するものである。この分周
パルス信号は、前記ＯＲ回路２０ｈを介して各ＤＦ’Ｆ
回路２０ａ〜２０ｄのリセット入力端Ｒに供給されるよ
うになされておシ、Ｌレベルになる毎に４ビツトシフト
カウンタ回路２Ｏがリセットされるようになっている。Here, the programmable state detection circuit 21 appropriately calculates the outputs of the DFF circuits 20 a to 20 d based on the high group frequency division ratio data KC1%KC3, and performs high group frequency division on the reference clock signal CK. Ratio data KC, ~KC3
This outputs a frequency-divided pulse signal as shown in FIG. 4(c), which is divided by the frequency division ratio specified by . This frequency-divided pulse signal is applied to each DF'F via the OR circuit 20h.
The signal is supplied to the reset input terminals R of the circuits 20a to 20d, and the 4-bit shift counter circuit 2O is reset each time the signal goes to L level.

そして、上記分周パル２０− ス信号は、バイナリカウンタ回路２２に供給され、その
立上シ毎にレベル反転され、ここに第４図（ｄ）に示す
よう々高群分周信号φ□が生成されるものである。この
場合、上記プログラマブル状態検出回路２１は、高群分
周信号φヨのＨレベル期間とＬレベル期間との割合が略
５０［％〕づつになるように分周パルス信号を制御して
出力しているものである。そして、上記バイナリカウン
タ回路２２から出力される高群分周信号φ□は、出力端
子２３を介して、前記高群コサイン波発生回路１６に出
力されるものである。The frequency-divided pulse signal 20- is then supplied to the binary counter circuit 22, where the level is inverted every time it rises, and the high group frequency-divided signal φ□ is generated here as shown in FIG. 4(d). It is something that is generated. In this case, the programmable state detection circuit 21 controls and outputs the frequency division pulse signal so that the ratio of the H level period and the L level period of the high group frequency division signal φyo is approximately 50%. It is something that The high group frequency division signal φ□ outputted from the binary counter circuit 22 is outputted to the high group cosine wave generation circuit 16 via the output terminal 23.

次に、第５図は前記低群分周回路１４を示すものである
。この低群分周回路１４も機能的にはプログラマゾル分
周器と等価なもので、６ビツトシフトカウンタ回路２４
とプログラマブル状態検出回路２５と、ＮＯＲ回路２６
ｍ、２６ｂより構成されるセットーリセットタイプフリ
ッグフＯツブ回路（以下Ｒ−ＳＦＦ回路という）２６と
よりなるものである。このうち、６ビツトシフトカウン
タ回路２４は、６つのＤＦＦ回路２４ａ〜２４ｆを直列
接続し、そのＤＦＦ回路２４ｅ及び２４ｆの出力端Ｑを
ＥＸ　−ＮＯＲ回路２４ｇを介して、初段のＤＦＦ回路
２４ｈの入力端りに接続するようにしたものである。Next, FIG. 5 shows the low group frequency divider circuit 14. This low group frequency divider circuit 14 is also functionally equivalent to a programmer sol frequency divider, and has a 6-bit shift counter circuit 24.
, programmable state detection circuit 25 , and NOR circuit 26
26b. Of these, the 6-bit shift counter circuit 24 has six DFF circuits 24a to 24f connected in series, and output terminals Q of the DFF circuits 24e and 24f are input to the first stage DFF circuit 24h via an EX-NOR circuit 24g. It is designed to be connected at the end.

そして、各ＤＦＦ回路２４ａ〜２４ｆのクロック入力端
ＣＫは、前記基準クロック信号ＣＫの供給される入力端
子２４ｂに接続されている。The clock input terminal CK of each DFF circuit 24a to 24f is connected to the input terminal 24b to which the reference clock signal CK is supplied.

また、図中２４１は、前記パワーダウン信号ＰＤの供給
される入力端子で、ＯＲ回路２４ｊを介して各ＤＦＦ回
路２４ａ〜２４ｆのリセット入力端Ｒに接続されている
。そして、前記キー操作部１５のいずれかのキーが操作
され、第６図ａに示すようにパワーダウン信号ＰＤ７５
ｆノンアクティブつまｆｉＬレベルになされると、前記
基準発振回路１１が駆動され第６図（ｂ）に示すように
基準クロック信号ＣＫが発生される。すると、６ビツト
シフトカウンタ回路２４は動作を開始し、各ＤＦＦ回路
２４ａ〜２４ｆの出力がプログラマブル状態検出回路２
５に供給されるようになる。Further, 241 in the figure is an input terminal to which the power down signal PD is supplied, and is connected to the reset input terminal R of each DFF circuit 24a to 24f via an OR circuit 24j. Then, when any key of the key operation unit 15 is operated, a power down signal PD75 is generated as shown in FIG. 6a.
When f is set to non-active or fiL level, the reference oscillation circuit 11 is driven and the reference clock signal CK is generated as shown in FIG. 6(b). Then, the 6-bit shift counter circuit 24 starts operating, and the outputs of each DFF circuit 24a to 24f are detected by the programmable state detection circuit 2.
5 will be supplied.

ここで、上記プログラマブル状態検出回路２５は、上記
各ＤＦＦ回路２４ｇ　〜２４ｆの出力を、低群分周比デ
ータＫＲ，−ＫＲ４に基づいて適宜演算し、上記基準ク
ロック信号ＣＫを低群分周比データＫＲ１−ＫＲ４で指
定された分周比毎に区切るような第６図（ｃ）　、　（
ｄ）に示す如き分周パルス信号をそれぞれ出力するもの
である。この分周ｉ４ルス信号のうちの一方（第６図（
ｃ）参照）は、前記ＯＲ回路２４ｊを介してＤＦＦ回路
２４ａ〜２４ｆのリセット入力端Ｒに供給されるように
なされておシ、Ｈレベルになる毎に６ビツトシフトカウ
ンタ回路２４がリセットされるようになっている。そし
て、これら分周パルス信号は、Ｒ−ＳＦＦ回路２６に供
給され、第６図（ｄ）に示す分周・母ルス信号の立上り
でセットされ第６図（Ｃ）に示す分周パルス信号の立上
りでリセットされて、ここに第６図（、）に示すような
低群分周信号φ１が生成されるものである。この場合、
上記プログラマブル状態検出回路２５は、低群分周信号
φ１のＨレベル期間とＬレベル期間との割２３− 合が略５０　［％］づつになるように分周パルス信号を
制御して出力しているものである。そして、上記Ｒ−Ｓ
ＦＦ回路２６から出力される低群分周信号φ１は、出力
端子２７を介して前記低群コサイン波発生回路１７に出
力されるものである。Here, the programmable state detection circuit 25 appropriately calculates the outputs of the DFF circuits 24g to 24f based on the low group frequency division ratio data KR, -KR4, and converts the reference clock signal CK into the low group frequency division ratio. Figure 6 (c), (
The frequency-divided pulse signals shown in d) are respectively output. One of the frequency-divided i4 pulse signals (Fig. 6 (
c)) is supplied to the reset input terminals R of the DFF circuits 24a to 24f via the OR circuit 24j, and the 6-bit shift counter circuit 24 is reset each time it becomes H level. It looks like this. These frequency-divided pulse signals are then supplied to the R-SFF circuit 26, which is set at the rising edge of the frequency-divided/main pulse signal shown in FIG. 6(d) to generate the frequency-divided pulse signal shown in FIG. 6(C). It is reset at the rising edge, and a low group frequency division signal φ1 as shown in FIG. 6(,) is generated here. in this case,
The programmable state detection circuit 25 controls and outputs the frequency-divided pulse signal so that the ratio between the H-level period and the L-level period of the low group frequency-divided signal φ1 is approximately 50%. It is something that exists. And the above R-S
The low group frequency divided signal φ1 output from the FF circuit 26 is outputted to the low group cosine wave generation circuit 17 via the output terminal 27.

次に、第７図は前記高群コサイン波発生回路１６を示す
ものである。すなわち、まず１８個のＤＦ’Ｆ回路Ｄ１
〜ＤＩｌｌが直列接続されて、９ピツトシフト力ウンタ
回路２８が構成されている。これらのＤＦＦＦＦ回路−
１〜Ｄｌｌｌち奇数符号の付されたＤＦＦ回路り、、Ｄ
３゜ＤＩｌ、Ｄ、・Ｄ９・Ｄｌｌ・ＤｌＢ　１’Ｉ）、
５　・ＤＩｔは）そのクロック入力端φが上記高群分周
信号φ□の供給される入力端子２８ｍに接続されている
。つまり、奇数符号の付されたＤＦＦＦＦ回路−１〜Ｄ
Ｉ７高群分周信号φ□の立上りで入力端りに供給された
信号をラッチして出力端Ｑから出力するものである。ま
た、上記ＤＦＦ回路Ｄ１〜Ｄｉ８のうち偶数符号の付さ
れたＤＦＦ回路Ｄ２゜Ｄ４　、　Ｄ６　、Ｄａ　＊Ｄ１
６　、　ＤＩｔ　、　Ｄ１４　、Ｉ）ｔ６．ＤｌＢは、
そのりＣ１，７り入力端φが上記入力端子２８ａに接続
されている。つまり、偶数符号の付されたＤＦＦＦＦ回
路−２〜Ｉｓは、高群分周信号φ□の＝２４− 立下りで入力端りに供給された信号をラッチして出力端
Ｑから出力するものである。Next, FIG. 7 shows the high group cosine wave generating circuit 16. That is, first, 18 DF'F circuits D1
- DIll are connected in series to form a 9-pit shift force counter circuit 28. These DFFFF circuits-
1 to Dlll, DFF circuits with odd numbers, D
3゜DIl,D,・D9・Dll・DlB 1'I),
5.DIt has its clock input terminal φ connected to the input terminal 28m to which the high group frequency division signal φ□ is supplied. In other words, the odd-numbered DFFFF circuits -1 to D
The signal supplied to the input end at the rising edge of the I7 high group frequency division signal φ□ is latched and outputted from the output end Q. Further, among the DFF circuits D1 to Di8, the DFF circuits D2° D4, D6, Da*D1 with even numbers are attached.
6, DIt, D14, I) t6. DlB is
The input terminal φ of C1, 7 is connected to the input terminal 28a. In other words, the even-numbered DFFFF circuits -2 to Is latch the signal supplied to the input end at the falling edge of the high group frequency division signal φ□ and output it from the output end Q. be.

また、上記各ＯＦＦ回路Ｄｌ〜Ｉ）ｔｓのリセット入力
端Ｒは、前記パワーダウン信号ＰＤの供給される入力端
子２８ｂに共に接続されている。Further, the reset input terminals R of each of the OFF circuits Dl to I)ts are connected together to the input terminal 28b to which the power down signal PD is supplied.

さらに、９ビツトシフト力ウンタ回路２８の最終段のＤ
ＦＦ回路１ｅｔｓの出力端Ｑは、インバータ２８ｃを介
して初段のＤＦＦ回路Ｄ１の入力端りに接続されるとと
もに、ＮＯＲ回路２９の一方の入力端に接続されている
。Furthermore, the final stage D of the 9-bit shift power counter circuit 28
The output terminal Q of the FF circuit 1ets is connected to the input terminal of the first-stage DFF circuit D1 via the inverter 28c, and is also connected to one input terminal of the NOR circuit 29.

ここにおいて、上記スイッチ回路８１〜ＳｔＳは、それ
ぞれＤＦＦ回路回路ｔ−１）ｔｓの出力に応じて、基準
電圧発生回路３２から出力される基準電圧ｖＩＮ　”Ｒ
２を選択的にコンデンサＣ１〜Ｃ１ｇに供給させるよう
に動作するものである。すなわち、上記スイッチ回路８
１−８１６はその１つを例にとると、第８図に示すよう
に構成されている。つまり、上記ＯＦＦ回路Ｄ１〜Ｉ）
ｔａの出力が供給される入力端子３３はＰチャネルＭＯ
Ｓトランジスタ３４の制御電極に接続されるとともニ、
インバータ３５を介して他のＰチャネルＭＯＳトランジ
スタ３６の制御電極に接続されている。そして、これら
トランジスタ３４．３６の一方の被制御電極は、それぞ
れ前記基準電圧ｖＲ４，ｖＲ２の印加された電源ライン
３２ａ。Here, the switch circuits 81 to StS each output a reference voltage vIN''R output from the reference voltage generation circuit 32 according to the output of the DFF circuit t-1)ts.
2 is selectively supplied to the capacitors C1 to C1g. That is, the switch circuit 8
1-816 is constructed as shown in FIG. 8, for example. In other words, the above OFF circuits D1 to I)
The input terminal 33 to which the output of ta is supplied is a P-channel MO
It is connected to the control electrode of the S transistor 34, and
It is connected to the control electrode of another P-channel MOS transistor 36 via an inverter 35. One controlled electrode of these transistors 34 and 36 is the power supply line 32a to which the reference voltages vR4 and vR2 are applied, respectively.

３２ｂに接続され、各他方の被制御電極は、前記コンデ
ンサ０１〜ＣｔＳに接続される出力端子３７に共に接続
されている。このため、上記ＤＦＦ回路Ｄ！〜Ｄｉｓの
出力端ＱがＨレベルになされると、トランジスタ３４が
オンし基準電圧ｖＲ４が出力端子３７に発生され、また
ＤＦＦ回路１）ｔ−Ｉ）ｔｓの出力端ＱがＬレベルにな
されるとトランジスタ３６がオンし基準電圧ｖＲ２が出
力端子３７に発生されるようになるものである。32b, and the other controlled electrodes are both connected to an output terminal 37 that is connected to the capacitors 01 to CtS. For this reason, the above DFF circuit D! ~When the output terminal Q of Dis is set to H level, the transistor 34 is turned on and reference voltage vR4 is generated at the output terminal 37, and the output terminal Q of DFF circuit 1) t-I) ts is set to L level. The transistor 36 is turned on and the reference voltage vR2 is generated at the output terminal 37.

この場合、上記基準電圧ｖＲ１”Ｒ２は、■Ｒ１〉ｖＲ
２ なる関係となされておシ、特に基準電圧ｖＲ４の方は、
電源電圧を直接用いるようにしてもよいものである。In this case, the reference voltage vR1''R2 is: ■R1>vR
2. Especially for the reference voltage vR4,
The power supply voltage may also be used directly.

また、再び第７図に示すように、上記基準電圧ｖＲ４の
印加される電源ライン３２ｈは、前記スイッチ３１の他
端に接続されている。さらに上記ＯＦＦ回路ＤＩの出力
端Ｑは、上記ＮＯＲ回路２９の他方の入力端に接続され
ている。そして、上記スイッチ３ノはＮＯＲ回路２９の
出力がＨレベルのときオンし、Ｌレベルのときオフする
ように動作するものである。Also, as shown in FIG. 7 again, the power supply line 32h to which the reference voltage vR4 is applied is connected to the other end of the switch 31. Further, the output terminal Q of the OFF circuit DI is connected to the other input terminal of the NOR circuit 29. The switch 3 is turned on when the output of the NOR circuit 29 is at the H level, and turned off when the output is at the L level.

上記のような構成となされた高群コサイン波発生回路１
６において、以下その動作を説明する。まず、入力端子
２８ａに第９図（ａ）に示すような高群分周信号φ□が
供給されたとする。すると、各Ｔ）ＦＦ回路Ｄ１〜Ｉ）
ｔｓの出力は、第９図（ｂ）〜（１）に示すように、高
群分周信号φ□を１８分周したもので、かつ位相が高群
分周信号φ□のＡ周期づつシフトされたものとなる。そ
して、上記ＮＯＲ回路２９の出力は、第９図（１）に示
すように、ＤＦＦ回路り、の１８分周出力（第９図（ｂ
）参照）の１周期毎に、高群分周信号φヨの捧周期期間
だけＨレベルとなるようになされる。なお、以下ＮＯＲ
回路２９の出力がＨレベルになったことを２７− ＲＣＨ信号が発生されたということにする。High group cosine wave generation circuit 1 configured as above
6, its operation will be explained below. First, assume that a high group frequency division signal φ□ as shown in FIG. 9(a) is supplied to the input terminal 28a. Then, each T) FF circuit D1 to I)
As shown in FIGS. 9(b) to (1), the output of ts is the high group frequency divided signal φ□ divided by 18, and the phase is shifted by A period of the high group frequency divided signal φ□. It becomes what is given. As shown in FIG. 9(1), the output of the NOR circuit 29 is the 18 frequency divided output of the DFF circuit (FIG. 9(b)
)), the signal is set to the H level only during the dedicated cycle period of the high group frequency division signal φy. In addition, the following NOR
When the output of the circuit 29 becomes H level, it is assumed that the 27-RCH signal is generated.

そして、今、第９図中時刻１．で同図（１）に示すよう
にＲＣＨ信号が発生されたとする。すると、上記スイッ
チ３１がオンされ、基準電圧発生回路３２から出力され
る基準電圧ｖＲ４がスイッチ３１を介して出力端子３Ｏ
に発生される。ここで、第１０図は出力端子３Ｏに発生
される電圧レベルの変化を示すもので、理解を容易にす
るために、第９図と同一時刻には同一記号を付して示す
とともに、高群分周信号φ□及びＲＣＨ信号も合わせて
示している。And now, time 1 in Figure 9. Assume that the RCH signal is generated as shown in (1) of the same figure. Then, the switch 31 is turned on, and the reference voltage vR4 output from the reference voltage generation circuit 32 is applied to the output terminal 3O via the switch 31.
occurs in Here, FIG. 10 shows the change in the voltage level generated at the output terminal 3O. For ease of understanding, the same symbols are attached to the same times as in FIG. The frequency-divided signal φ□ and the RCH signal are also shown.

すなわち、時刻ｔｌでＲＣＨ信号が発生されると、出力
端子３０には基準電圧ｖＲ１が発生されることになる。That is, when the RCH signal is generated at time tl, the reference voltage vR1 is generated at the output terminal 30.

このとき、第９図から明らかなように全てのＤＦＦＦＦ
回路−１〜Ｉｓの出力はＬレベルになっているため、ス
イッチ回路５ｌ−８１６は基準電圧ｖＲ１をコンデンサ
０１〜Ｃ１８に出力している。つまシ、各コンデンサＣ
Ｉ”０１ｇの第７図中上側には基準電圧ｖＲ１が印加さ
れ、下側にも基準電圧ＶＲ４が印加されていることにな
る。At this time, as is clear from Fig. 9, all DFFFF
Since the outputs of the circuits -1 to Is are at L level, the switch circuit 5l-816 outputs the reference voltage vR1 to the capacitors 01 to C18. Tsumushi, each capacitor C
The reference voltage vR1 is applied to the upper side of I''01g in FIG. 7, and the reference voltage VR4 is also applied to the lower side.

２８− そして、時刻１．の次の高群分周信号φ□の立上＃）（
時刻ｔｚ　）で、第９図（ｂ）に示すようにＤＦＦ回路
Ｄ！の出力端ＱがＨレベルに反転されると、ＲＣＨ信号
は発生停止（つま＃）Ｌレベル）されスイッチ３１がオ
フされるとともに、スイッチ回路Ｓ１が基準電圧ＶＲ２
をコンデンサＣ１に出力するようになる。このとき、出
力端子３Ｏに生じる電圧変動は、各コンデンサＣ１〜Ｃ
１ｇの並列合成容量をＣＨとすると、となる。このため
出力端子３０に発生される電圧は、 と々る。ここで、前述したようにｖＲ４〉ｖＲ２の関係
があるため、（１）式で表わされる電圧値は、第１０図
に示すように基準電圧ｖＲ４よシも低いものとなる。28- And time 1. The rise of the next high group frequency division signal φ□ #) (
At time tz), as shown in FIG. 9(b), the DFF circuit D! When the output terminal Q of
is output to capacitor C1. At this time, the voltage fluctuation occurring at the output terminal 3O is
Let CH be the parallel combined capacity of 1 g. Therefore, the voltage generated at the output terminal 30 increases. Here, because of the relationship vR4>vR2 as described above, the voltage value expressed by equation (1) is lower than the reference voltage vR4 as shown in FIG.

次に、時刻ｔ２の次の高群分周信号φ４の立下り（時刻
ｔｓ　）で、第９図（Ｃ）に示すようにＤＦＦ回路Ｄ２
の出力端ＱがＨレベルに反転されると、スイッチ回路Ｓ
、が基準電圧”Ｒ２をコンデンサＣ３に出力するように
なる。このため、出力端子３０に発生される電圧は、 となシ、第１０図に示すように（１）式で表わされる値
よシもさらに低くなる。Next, at the falling edge of the high group frequency division signal φ4 after time t2 (time ts), the DFF circuit D2
When the output terminal Q of is inverted to H level, the switch circuit S
outputs the reference voltage "R2" to the capacitor C3. Therefore, the voltage generated at the output terminal 30 is as shown in FIG. becomes even lower.

上記のようにしてＤＦＦＦＦ回路−３〜Ｄ１７力端Ｑが
順次Ｈレベルに反転されることにより、出力端子３Ｏに
発生される電圧は、第１０図に示すように、高群分周信
号φ□の捧周期毎に順次低くなっていくものである。By sequentially inverting the output terminals Q of DFFFF circuits-3 to D17 to H level as described above, the voltage generated at the output terminal 3O is as shown in FIG. The value gradually decreases with each cycle.

そして、今、時刻ｔ４で第９図（８）に示すように最終
段のＯＦＦ回路回路ｇの出力端ＱがＨレベルに反転され
ると、スイッチ回路Ｓ１ｇが基準電圧ｖＲ□をコンデン
サＣ１ｇに出力するようになる。Now, at time t4, as shown in FIG. 9 (8), when the output terminal Q of the final stage OFF circuit g is inverted to H level, the switch circuit S1g outputs the reference voltage vR□ to the capacitor C1g. I come to do it.

このため、出力端子３０に発生される電圧は、＝ｖＲ２ となシ、ここに階段状の高群コサイン波信号のＡ周期が
得られるものである。Therefore, the voltage generated at the output terminal 30 is =vR2, where the A period of the stepped high group cosine wave signal is obtained.

ここで、上記各コンデンサｃｔ”ｃｔｓの容量は、電圧
変動の大きさを決定するファクターとがっており、第７
図中両端部に位置するコンデンサｃｔ　、ｃｔｓを最も
小さくシ、中央部に向かって順次大きくなり、コンデン
サｃｏ　、ｃｔｏが最大となるように対称的に設定され
ているものである。このようにすることにより、第１０
図に示すように高群コサイン波信号の階段状の電圧変動
幅を制御し、よシコサイン波形に近づけるようにしてい
るものである。Here, the capacitance of each capacitor ct''cts is a factor that determines the magnitude of voltage fluctuation;
The capacitors ct and cts located at both ends in the figure are set symmetrically so that they are the smallest, gradually increasing toward the center, and the capacitors co and cto are the largest. By doing this, the 10th
As shown in the figure, the stepwise voltage fluctuation range of the high group cosine wave signal is controlled so that it approaches a high cosine waveform.

そして、この時刻ｔ４において、各コンデン３１− サＣ１〜Ｃ１１ｌの第７図中上側及び下側の電圧は、と
もに基準電圧ｖＲ□となるものである。At time t4, the voltages at the upper and lower sides of each capacitor 31-C1 to C11l in FIG. 7 both become the reference voltage vR□.

次に、時刻ｔ４の次の高群分周信号φ□の立上如（時刻
ｔｓ　）で、第９図（ｂ）に示すようにＤＦＦ回路Ｄｌ
の出力端ＱがＬレベルに反転されると、スイッチ回路Ｓ
１が基準電圧ｖＲ４をコンデンサＣ１に出力するように
なる。このため、出力端子３０に発生される電圧は、 となる。ここで、前述したようにｖＲｌ　＞　”Ｒ２の
関係があるため、（２）式で表わされる電圧値は、第１
０図に示すように基準電圧ｖＲ２よシも高いものとなる
。Next, at the rise of the next high group frequency division signal φ□ after time t4 (time ts), the DFF circuit Dl
When the output terminal Q of is inverted to L level, the switch circuit S
1 outputs the reference voltage vR4 to the capacitor C1. Therefore, the voltage generated at the output terminal 30 is as follows. Here, because of the relationship vRl >"R2 as described above, the voltage value expressed by equation (2) is the first
As shown in Figure 0, the reference voltage vR2 is also higher.

そして、時刻ｔ５の次の高群分周信号φ□の立下シ（時
刻Ｌｍ　）で、第９図（ｃ）に示すようにＤＦＦ回路Ｄ
２の出力端ＱがＬレベルに反転されると、スイッチ回路
Ｓ２が基準電圧ｖＲ４をコンデンサＣ３に出力するよう
になり、出力端子３Ｏに発生される電圧は、 ３２− となり、第１０図に示すように（２）式で表わされる値
よりもさらに高くなる。Then, at the falling edge of the next high group frequency division signal φ□ after time t5 (time Lm), the DFF circuit D
When the output terminal Q of 2 is inverted to L level, the switch circuit S2 outputs the reference voltage vR4 to the capacitor C3, and the voltage generated at the output terminal 3O becomes 32-, as shown in FIG. As such, the value is even higher than the value expressed by equation (2).

上記のようにしてＤＦＦＦＦ回路−３〜Ｄ１７力端Ｑが
順次Ｌレベルに反転されることによシ、出力端子３Ｏに
発生される電圧は、第１０図に示すように、高群分周信
号φ□のＡ周期毎に順次高くなっていくものである。By sequentially inverting the output terminals Q of the DFFFF circuits-3 to D17 to the L level as described above, the voltage generated at the output terminal 3O is generated by the high group frequency division signal as shown in FIG. It becomes higher every A cycle of φ□.

そして、時刻ｔ７で第９図（ｓ）に示すようにＤＦＦ回
路回路８の出力端ＱがＬレベルに反転されると、第９図
（ｔ）に示すように前記ＲＣＨ信号が発生され、前記ス
イッチ３１がオンされて出力端子３θに発生される電圧
が元の基準電圧ＶＲ４にリフレッシュされ、ここに高群
コサイン波信号の１牌期が完成されるものである。Then, at time t7, when the output terminal Q of the DFF circuit 8 is inverted to L level as shown in FIG. 9(s), the RCH signal is generated as shown in FIG. 9(t), and the When the switch 31 is turned on, the voltage generated at the output terminal 3θ is refreshed to the original reference voltage VR4, and one tile period of the high group cosine wave signal is completed.

次に、第１１図は前記低群コサイン波発生回路１７を示
すものである。ただし、この低群コサイン波発生回路１
７は上述した高群コサイン波発生回路１６と略同様な構
成であるため、第７図と同一部分には同一記号を付して
示し、ここでは異なる部分についてのみ説明する。Next, FIG. 11 shows the low group cosine wave generating circuit 17. However, this low group cosine wave generation circuit 1
7 has substantially the same configuration as the above-mentioned high group cosine wave generation circuit 16, the same parts as in FIG. 7 are shown with the same symbols, and only the different parts will be explained here.

すなわち、この低群コサイン波発生回路１７は、前記低
群分周信号φ、の１６周期期間を１周期とするコサイン
波信号を生成するものであるから、１６個のＤＦＦＦＦ
回路−１〜Ｉｓを直列接続してなる８ピツトシフト力ウ
ンタ回路３８を用いる点が、高群コサイン波発生回路１
６と異なる点である。また、この場合、入力端子２８ａ
には、低群分周信号φ１が供給されるもので、ＮＯＲ回
路２９の出力がＨレベルになったことをＲＣＬ信号が発
生されたということにする。さらに、各コンデンサＣＩ
””’Ｃｌ１ｌの容量は、第１１図中両端部に位置する
コンデンサＣＩ　、Ｃ１０を最小とし、中央部に向って
順次大きくなり、コンデンサＣ８、Ｃｏが最大となるよ
うに対称的に設定されているものである。That is, since this low group cosine wave generation circuit 17 generates a cosine wave signal whose one period is the 16 period period of the low group frequency divided signal φ, 16 DFFFF
The high group cosine wave generation circuit 1 uses an 8-pit shift force counter circuit 38 formed by connecting circuits 1 to Is in series.
This is different from 6. Furthermore, in this case, the input terminal 28a
is supplied with the low group frequency divided signal φ1, and when the output of the NOR circuit 29 becomes H level, it is determined that the RCL signal is generated. Furthermore, each capacitor CI
The capacitance of Cl1l is set symmetrically so that the capacitors CI and C10 located at both ends in FIG. It is something that exists.

このように構成することにより、具体的な動作は前記高
群コサイン波発生回路１６と同様に説明することができ
、出力端子３Ｏに第１２図に示すような、低群分周信号
φ、の１６周期期間を一周期とする低群コサイン波信号
が得られるようになるものである。With this configuration, the specific operation can be explained in the same way as the high group cosine wave generation circuit 16, and the low group frequency divided signal φ, as shown in FIG. A low group cosine wave signal having one period of 16 periods can be obtained.

したがって、上記したような高群コサイン波発生回路１
６．１７によれば、各コンデンサＣ１〜ＣＩ８及びＣ１
〜Ｃ１６の両端に加わる電圧を順次可変して出力端子３
０に高群及び低群コサイン波信号を得るようにしたので
、定常電流が流れることがなく、全体的に消費電流を少
なくすることができ、低電源電圧で動作可能となるもの
である。Therefore, the high group cosine wave generation circuit 1 as described above
According to 6.17, each capacitor C1 to CI8 and C1
~ By sequentially varying the voltage applied to both ends of C16, output terminal 3
Since the high group and low group cosine wave signals are obtained at zero, no steady current flows, the overall current consumption can be reduced, and operation is possible with a low power supply voltage.

この点に関し、従来のコサイン波発生回路は、第１３図
（、）に示すように、抵抗３９の両端に基準電圧＋ｖ、
−’ｖをそれぞれ印加し、該抵抗３９０所定位置に複数
のスイッチＳＷを接続し、このスイッチＳＷをコントロ
ール信号によって順次オン、オフさせることにより、第
１３図（ｂ）に示すようなコサイン波を得るようにして
いる。Regarding this point, the conventional cosine wave generation circuit has a reference voltage +v across the resistor 39, as shown in FIG.
-'v are applied respectively, a plurality of switches SW are connected to predetermined positions of the resistor 390, and the switches SW are sequentially turned on and off by a control signal, thereby generating a cosine wave as shown in FIG. 13(b). I'm trying to get it.

このため、従来の回路は、常に抵抗３９に定常電流が流
れることになシ、消費電流が多く、低３５− 電源電圧化が困難なものであった。Therefore, in the conventional circuit, a steady current does not always flow through the resistor 39, and the current consumption is large, making it difficult to lower the power supply voltage.

ところが、第７図及び第１１図に示したような高群及び
低群コサイン波発生回路１６．１７によれば、消費電流
を少なくすることができ、低電源電圧化に寄与し得、ひ
いてはＤＴＭＦ信号発生装置のＣＭＯ８集積回路化を効
果的に促進させることができるものである。However, according to the high group and low group cosine wave generation circuits 16 and 17 as shown in FIGS. This can effectively promote CMO8 integrated circuit integration of the signal generator.

ここで、上記高群コサイン波発生回路１６のコンデンサ
ｃｔ−ｃｔｓの容量値の比率は、コンデンサｃ＋”ｃｔ
ｓの全並列合成容量Ｃ□を「１」とした場合、例えば表
（１）のように設定すると良好な高群コサイン波信号を
得ることができる。Here, the ratio of the capacitance values of the capacitor ct-cts of the high group cosine wave generation circuit 16 is the capacitor c+"ct
When the total parallel composite capacitance C□ of s is set to "1", a good high group cosine wave signal can be obtained by setting as shown in Table (1), for example.

３６− −３７− こノ場合、コンデンサｃ＋”ｃｔｓの各容量値の比率は
、次のようにしてめられる。すなわち、１８個あるコン
デンサＣ１〜Ｃ１８のウチ、コンデンサＣ１〜Ｃ１８の
全並列合成容量ＣＨを「１」と規格化した場合、コンデ
ンサＣ１からＮ番目のコンデンサまでの並列合成容量で
表わされる。このため、Ｎ−１つまりコンデンサＣＩの
容量は、 となり、Ｎ−２つま如コンデンサＣ，，Ｃ，の並列合成
容量は、 となり、Ｎ−３つま）コンデンサｃｌ−Ｃ，の３８− 並列合成容量は、 となる。このようにして得られた並列合成容量をまとめ
ると表（２）のようになる。36- -37- In this case, the ratio of each capacitance value of the capacitor c+"cts can be calculated as follows. In other words, the total parallel combined capacitance of the 18 capacitors C1 to C18 and the capacitors C1 to C18. When CH is normalized to "1", it is expressed by the parallel combined capacitance from capacitor C1 to the Nth capacitor. Therefore, the capacitance of N-1, that is, capacitor CI, is as follows.The parallel combined capacitance of N-2 capacitors C,,C, is as follows.The 38-parallel combined capacitance of N-3 capacitors cl-C, becomes . Table (2) summarizes the parallel combined capacitance obtained in this way.

３９− −４０＝ そして、例えばＮ＝２のときの容量は自十０２であるか
ら、Ｎ−１のときの容量を引くことにより、０．０３０
２−０．００７６＝０．０２２６と前記表（１）に示し
たコンデンサＣ２の容量比が得られるものである。39- -40= Then, for example, the capacity when N=2 is 0.02, so by subtracting the capacity when N-1, it becomes 0.030.
The capacitance ratio of capacitor C2 shown in Table (1) above is obtained as 2-0.0076=0.0226.

また、前記低群コサイン波発生回路１７の各コンデンサ
Ｃ１”Ｃ１６の容量比も、同様にしてめることができ、
これを表（３）に示す。Further, the capacitance ratio of each capacitor C1''C16 of the low group cosine wave generation circuit 17 can be similarly determined,
This is shown in Table (3).

４１− ４２− ここで、前記高群コサイン波発生回路１６゜１７は、例
えば低群コサイン波発生回路１７を例にとると、第１４
図に示すように構成することもできる。すなわち、これ
は８個のＤＦＦ回路ＤＩ　””’Ｉ）ｓ　、スイッチ回
路Ｓ　１　”’−８Ｂ及びコンデンサＣ，−Ｃ，を用い
るようにしたもので、入力端子２８ａに供給される低群
分周信号φ、を差分周回路４０を介して各ＤＦＦ回路Ｄ
１〜Ｄ８のクロック入力端φまたはφに導くようにした
ものである。41-42- Here, the high group cosine wave generation circuits 16 and 17 are, for example, the 14th group cosine wave generation circuit 17, taking the low group cosine wave generation circuit 17 as an example.
It can also be configured as shown in the figure. That is, this uses eight DFF circuits DI""'I)s, a switch circuit S1"'-8B, and capacitors C, -C, and the low group component supplied to the input terminal 28a. The frequency signal φ is sent to each DFF circuit D via the differential frequency circuit 40.
It is designed to lead to the clock input terminal φ or φ of clocks 1 to D8.

このように構成することにより、入力端子２８ａに第１
５図（、）に示すような低群分周信号φ、が供給される
と、μ分周回路４０の出力は第１５図（ｂ）に示すよう
になる。そして、ＤＦＦ回路ＤＩ−１）８、スイッチ回
路Ｓ１□Ｓｇ及びコンデンサＣ１〜Ｃ８がそれぞれ前述
したように動作することによって、出力端子３Ｏには第
１５図（ｃ）に示すような低群コサイン波信号を得るこ
とができるものである。この低群コサイン波信号は、第
１２図に示したものと同様に、低群分４３− 局信号φ１の１６周期期間を１周期とするもので、第１
２図に示したものとは分解能が異なっているものである
。このため、コザイン波形としてあまり精度が要求され
ないような場合には、第１４図に示すような構成とする
ことにより、よシ一層構成を簡易化することができるも
のである。なお、第１５図（ｄ）はＲＣＬ信号の発生状
態を示すものである。With this configuration, the first
When the low group frequency division signal φ as shown in FIG. 5(,) is supplied, the output of the μ frequency division circuit 40 becomes as shown in FIG. 15(b). Then, as the DFF circuit DI-1)8, the switch circuit S1□Sg, and the capacitors C1 to C8 operate as described above, the output terminal 3O has a low group cosine wave as shown in FIG. 15(c). It is possible to obtain a signal. This low group cosine wave signal, like the one shown in FIG.
The resolution is different from that shown in Figure 2. Therefore, in cases where very high precision is not required for the cosine waveform, the configuration can be further simplified by adopting the configuration shown in FIG. 14. Note that FIG. 15(d) shows the generation state of the RCL signal.

また、高群コサイン波発生回路１６についても、上記と
同様にして構成を簡易化することができることはもちろ
んである。この場合には、ＤＦＦ回路、スイッチ回路及
びコンデンサの数を９個づつにして、高群分周信号φ□
をＡ分周してＤＦＦ回路のクロック入力端φまたはφに
供給させるようにすればよいものである。It goes without saying that the configuration of the high group cosine wave generation circuit 16 can also be simplified in the same manner as described above. In this case, the number of DFF circuits, switch circuits, and capacitors is set to nine, and the high group frequency division signal φ□
It is only necessary to divide the frequency by A and supply it to the clock input terminal φ or φ of the DFF circuit.

さらに、前記高群コサイン波発生回路１６は、第１６図
に示すように、ＤＦＦ回路ＤＩＧ”Ｄｌｇのセット入力
端Ｓを入力端子２８ｂに接続し、・母ワーダウン信号Ｐ
ＤがＨレベルからＬレベルに反転されたとき、ＤＦＦ回
路回路−Ｄ９の出力端４４− ＱがＬレベルにリセットされ、ＤＦＦ回路ＤＩｏ〜ＤＩ
８の出力端ＱがＨレベルにセットされるようにすれば、
サイン波形を得るようにすることもでき、必要に応じて
適宜選択し得るものである。Furthermore, as shown in FIG. 16, the high group cosine wave generation circuit 16 connects the set input terminal S of the DFF circuit DIG"Dlg to the input terminal 28b, and
When D is inverted from the H level to the L level, the output terminal 44-Q of the DFF circuit D9 is reset to the L level, and the DFF circuits DIo to DI
If the output terminal Q of 8 is set to H level,
It is also possible to obtain a sine waveform, which can be selected as appropriate.

また、前記低群コサイン波発生回路１７においても、Ｄ
ＦＦ回路回路−ＤＩＳのセット入力端Ｓを入力端子２８
ｂに接続することにより、サイン波形が得られることは
もちろんである。Also, in the low group cosine wave generation circuit 17, D
FF circuit circuit - set input terminal S of DIS to input terminal 28
Of course, by connecting to b, a sine waveform can be obtained.

次に、第１７図は前記出力合成回路１８を示すものであ
る。すなわち、図中４１は入力端子で、前記高群コサイ
ン波発生回路１６から出力される高群コサイン波信号が
供給されるものである。この入力端子４１はコンデンサ
ＣＨ，。Next, FIG. 17 shows the output synthesis circuit 18. That is, numeral 41 in the figure is an input terminal to which the high group cosine wave signal output from the high group cosine wave generating circuit 16 is supplied. This input terminal 41 is connected to a capacitor CH.

Ｃ）Ｉ２を直列に介して接地されている。そして、上記
コンデンサＣＩ（４，Ｃ□２の接続点は、スイッチ回路
４２を介して基準電圧ＶＲ５の印加された電源端子４３
に接続されるとともに演算増幅器ｏｐ、の非反転入力端
子に接続されている。ここで、上記スイッチ回路４２は
、前記高群コザイン波発生回路１６のＮＯＲ回路２９か
ら発生きれるＲＣＨ信号の有無、つまυＨレベル、Ｌレ
ベルに応じてオン、オフされるものである。そして、上
記コンデンサＣ）ＩＩ　”　Ｉ２及びスイッチ回路４２
等よシなる回路が、高群レベル変換回路４４を構成する
ものである。C) Grounded via I2 in series. The connection point of the capacitor CI (4, C□2) is connected to the power supply terminal 43 to which the reference voltage VR5 is applied via the switch circuit 42.
It is connected to the non-inverting input terminal of the operational amplifier op. Here, the switch circuit 42 is turned on or off depending on the presence or absence of the RCH signal generated from the NOR circuit 29 of the high group cosine wave generation circuit 16, the υH level, and the L level. Then, the capacitor C)II'' I2 and the switch circuit 42
The same circuits constitute the high group level conversion circuit 44.

一方、第１７図中４５は入力端子で、前記低群コサイン
波発生回路１７から出力される低群コサイン波信号が供
給されるものである。この入力端子４５はコンデンサＣ
、Ｃを直列にＬｌ　Ｌ２ 介して接地されている。そして、上記コンデンサＣ、Ｃ
の接続点は、スイッチ回路４６をＬｌ　Ｌ２ 介して基準電圧ｖＲ３の以加された電源端子４７に接続
されるとともに、演算増幅器ＯＰ、の非反転入力端子に
接続されている。ここで、上記スイッチ回路４６は、前
記低群コサイン波発生回路１７のＮＯＲ回路２９から発
生されるＲＣＬ信号の有無つまｆｉＴ（レベル、Ｌレベ
ルに応じてオン。On the other hand, numeral 45 in FIG. 17 is an input terminal to which the low group cosine wave signal output from the low group cosine wave generating circuit 17 is supplied. This input terminal 45 is a capacitor C
, C are connected in series to ground via Ll L2. And the above capacitors C, C
The connection point is connected to the power supply terminal 47 to which the reference voltage vR3 is applied via the switch circuit 46 Ll L2 and to the non-inverting input terminal of the operational amplifier OP. Here, the switch circuit 46 is turned on depending on the presence or absence of the RCL signal generated from the NOR circuit 29 of the low group cosine wave generation circuit 17, fiT (level, L level).

オフされるものである。そして、上記コンデンサＣＬ４
．　ＣＬ２及びスイッチ回路４６等よりなる回路が、低
群レベル変換回路４８を構成するものである。It is something that is turned off. And the above capacitor CL4
．． A circuit including CL2, the switch circuit 46, etc. constitutes the low group level conversion circuit 48.

ここで、上記演算増幅器ＯＰ、、ｏｐ２は、それぞれそ
の出力端が反転入力端一に接続されたボルテージフォロ
ワ構成となされておシ、インピーダンス変換用の緩衝増
幅器４９．５０を構成しているものである。この緩衝増
幅器４９゜５Ｏの出力端は、それぞれ抵抗Ｒ１、Ｒ２を
介して互いに接続されており、その接続点はＮＰＮ形の
トランジスタＴｒｔのペースに接続されている。また、
このトランジスタＴｒｌのコレクタは直流電圧＋ｖｃＯ
印加された電源端子５１に接続され、エミッタは出力端
子５２に接続されている。そして、上記緩衝増幅器４９
．５０、抵抗Ｒ，，Ｒ，及びトランジスタＴｒＩ等より
なる回路が、ミクシング回路５３を構成するものである
。Here, the operational amplifiers OP, OP2 have a voltage follower configuration in which their output terminals are connected to the inverting input terminal, respectively, and constitute buffer amplifiers 49 and 50 for impedance conversion. be. The output terminals of this buffer amplifier 49.degree. 5O are connected to each other via resistors R1 and R2, and the connection point thereof is connected to the base of an NPN transistor Trt. Also,
The collector of this transistor Trl is a DC voltage +vcO
The emitter is connected to an applied power terminal 51 and an output terminal 52 . And the buffer amplifier 49
．． 50, resistors R, , R, transistor TrI, and the like constitute the mixing circuit 53.

上記のような構成の出力合成回路１８において、まず入
力端子４１に供給された高群コサイン波信号は、コンデ
ンサＣ、Ｃの容量比にＨｌ　Ｉ２ 応じてレベル変換され、その１周期毎にスイッチ回路４
２がオンされることによシ基準電圧４７− ■Ｒ３を基準としてレベルシフトされる。また、入力端
子４５に供給された低群コサイン波信号も、コンデンサ
ＣＬｌ　”　Ｌ２の容量比に応じてレベル変換され、そ
の１周期毎にスイッチ回路４６がオンされることにより
基準電圧ｖＲ３を基準としてレベルシフトされる。この
ようなレベル変換動作は、後段のミクシング回路５３で
電圧合成し易いようにしているためのものである。In the output synthesis circuit 18 configured as described above, first, the high group cosine wave signal supplied to the input terminal 41 is level-converted according to the capacitance ratio Hl I2 of the capacitors C and C, and the switch circuit is converted every cycle. 4
2 is turned on, the level of the reference voltage 47-1 is shifted using R3 as a reference. Furthermore, the low group cosine wave signal supplied to the input terminal 45 is also level-converted according to the capacitance ratio of the capacitor CLl''L2, and the switch circuit 46 is turned on every cycle, so that the low group cosine wave signal is converted based on the reference voltage vR3. This level conversion operation is to facilitate voltage synthesis in the mixing circuit 53 at the subsequent stage.

そして、上記のようにレベル変換された高群及び低群コ
サイン波信号は、それぞれ緩衝増幅器４９．５０及び抵
抗Ｒ１、Ｒ１を介して電圧合成され、トランジスタＴｒ
ｌで電流変換されて、ＤＴＭＦ信号として出力端子５２
を介して電話回線に送出されるものである。要するに、
出力合成回路１８は、電話回線にＤＴＭＦ信号を送出す
るために適した電圧振幅、出力インピーダンス等を付与
する作用を行なうものである。The high group and low group cosine wave signals level-converted as described above are voltage-synthesized via buffer amplifiers 49 and 50 and resistors R1 and R1, respectively, and the transistors Tr
The current is converted by the output terminal 52 as a DTMF signal.
It is sent to the telephone line via the telephone line. in short,
The output synthesis circuit 18 functions to provide voltage amplitude, output impedance, etc. suitable for sending a DTMF signal to a telephone line.

したがって、上記のような出力合成回路１８によれば、
ミクシング回路５３の信号入力部である緩衝増幅器４９
．５０はその入力インビー４８− ダンスが高いため、ミクシング回路５３に対する信号供
給部であるレベル変換回路４４．４８としてコンデンサ
Ｃ、Ｃ、及びＣ、Ｃ Ｈｌ　８２　Ｌｌ　Ｒ２ を用いたインピーダンスの高いものを用いることができ
、良好なりＴＭＦ信号を生成し得るとともに、構成を簡
易化することができるものである。Therefore, according to the output synthesis circuit 18 as described above,
Buffer amplifier 49 which is a signal input section of mixing circuit 53
．． 50 has a high input impedance 48, so a high impedance circuit using capacitors C, C, and C, C, and C, is used as the level conversion circuit 44.48 which is a signal supply section to the mixing circuit 53. This makes it possible to generate a good TMF signal and to simplify the configuration.

この点に関し、従来の出力合成回路は、第１８図（、）
に示すように、入力端子５４．５５に供給された高群及
び低群コサイン波信号を、抵抗Ｒ３、Ｒ，を介して電流
加算し、ダーリントン接続されたトランジスタＴｒ２　
、　Ｔｒ３を介して出力端子５６からＤＴＭＦ信号を得
るようにしたり、第１８図（ｂ）に示すように、入力端
子５７゜５８に供給された高群及び低群コサイン波信号
を、抵抗Ｒ，，Ｒ６を介して合成し、演算増幅器ＯＰ３
及び抵抗Ｒ７よりなる増幅器５９を介して出力端子６０
からＤＴＭＦ信号を得るようにしている。このため、入
力インピーダンスが低く、入力信号源としてもインピー
ダンスの低いものでなければ使用することができないと
いう問題を有するとともに、特に低電圧で動作させるこ
とが困難になるものである。Regarding this point, the conventional output synthesis circuit is shown in FIG.
As shown in , the high group and low group cosine wave signals supplied to the input terminals 54 and 55 are current-added via resistors R3 and R, and the Darlington-connected transistor Tr2
, Tr3 to obtain the DTMF signal from the output terminal 56, or as shown in FIG. , R6 and operational amplifier OP3.
and an output terminal 60 via an amplifier 59 consisting of a resistor R7.
The DTMF signal is obtained from For this reason, the input impedance is low, and there is a problem in that it cannot be used as an input signal source unless it has low impedance, and it is particularly difficult to operate at a low voltage.

ところが、第１７図に示した出力合成回路１８によれば
、入力信号源として前述したように容量性のものをも自
由に使用し得るとともに、Ｍｏ５）ランジスタを用いる
ことにより容易に低電圧化を図ることができるものであ
る。However, according to the output synthesis circuit 18 shown in FIG. 17, as mentioned above, a capacitive type can be freely used as the input signal source, and the voltage can be easily lowered by using a Mo5) transistor. It is something that can be achieved.

次に、第１９図乃至第２３図は、それぞれ上記出力合成
回路１８の他の例を示すものである。Next, FIGS. 19 to 23 show other examples of the output synthesis circuit 18, respectively.

まず、第１９図に示すものは、前記緩衝増幅器４９．５
０をＮチャネルＭＯ８）ランジスタＱ３゜Ｑ４及びＱｓ
　、Ｑａを用いて構成するようにしたもので、この場合
ソースフォロワ構成となされている。このようにすれば
、簡易な構成で入力インピーダンスを高くかつ出力イン
ピーダンスを低くすることができるとともに、特に低電
圧動作を容易に可能とすることができるものである。First, what is shown in FIG. 19 is the buffer amplifier 49.5.
0 to N channel MO8) transistor Q3゜Q4 and Qs
, Qa, and in this case, it has a source follower configuration. In this way, it is possible to make the input impedance high and the output impedance low with a simple configuration, and in particular, low voltage operation can be easily made possible.

また、第２０図に示すものは、ＮチャネルＭＯ８）ラン
ジスタＱ７〜Ｑ９で差動回路を構成し、トランジスタＱ
ｙ、Ｑｓのソース合成電圧をＤＴＭＦ信号として取り出
すようにしたものである。In addition, the one shown in FIG. 20 configures a differential circuit with N-channel MO8) transistors Q7 to Q9, and
The source combined voltage of y and Qs is extracted as a DTMF signal.

さらに、第２１図に示すものは、高群及び低群コサイン
波信号をコンデンサ６１ｈ、６２を及び演算増幅器ｏｐ
４．ｏｐ５よりなる積分回路６１．６２と抵抗Ｒｓ　、
Ｒ，を介して合成し、抵抗Ｒ１，及び演算増幅器０Ｐ６
よりなる増幅器６３を介してＤＴＭＦ信号を得るように
したものである。Furthermore, what is shown in FIG.
4. Integrating circuits 61 and 62 consisting of op5 and resistor Rs,
R, and resistor R1, and operational amplifier 0P6.
The DTMF signal is obtained through an amplifier 63 consisting of the following.

また、第２２図に示すものは、入力端子６４゜６５に供
給された高群及び低群コサイン波信号を、第１９図に示
したようなソースフォロワ回路６６．６７及び抵抗Ｒ１
１，Ｒ１１１を介して合成し、抵抗Ｒ１３、Ｒ１４，Ｒ
１１１１演算増幅器ＯＰ７よシなる増幅器６８及びトラ
ンジスタＴｒ４を介してＤＴＭＦ信号を得るようにした
ものである。この場合、演算増幅器ｏｐ１０反転入力端
一に印加される電圧は、基準電圧ｖＲ４をソースツヤロ
ワ５１− 回路６９を介して得るようにしている。ここで、抵抗Ｒ
１ｇは演算増幅器ＯＰ、の入力抵抗であり、抵抗Ｒ１４
＊　Ｒ１５は増幅器６８のダイン設定用のものとなる。In addition, in the device shown in FIG. 22, the high group and low group cosine wave signals supplied to the input terminals 64 and 65 are connected to source follower circuits 66 and 67 and resistors R1 as shown in FIG.
1, R111, resistors R13, R14, R
A DTMF signal is obtained through an amplifier 68 such as a 1111 operational amplifier OP7 and a transistor Tr4. In this case, the voltage applied to the inverting input terminal of the operational amplifier op10 is such that the reference voltage vR4 is obtained via the source shine lower circuit 51-circuit 69. Here, resistance R
1g is the input resistance of the operational amplifier OP, and the resistor R14
*R15 is for dyne setting of the amplifier 68.

さらに、第２３図に示すものは、抵抗Ｒ１１゜Ｒｔｔを
介して合成された信号を、演算増幅器ＯＰｓ及び抵抗Ｒ
１６，Ｒ１７よシなる増幅器７０を介してトランジスタ
Ｔｒ４に導くようにしたものでおる。この場合、抵抗Ｒ
１６が増幅器７００ダイン設定用であυ、抵抗ＲＩ７が
演算増幅器ＯＰ８の入力抵抗である。Furthermore, in the configuration shown in FIG.
16 and R17, which leads to the transistor Tr4. In this case, the resistance R
16 is for setting the dyne of the amplifier 700, and the resistor RI7 is the input resistor of the operational amplifier OP8.

ここで、上述した種々の出力合成回路１Ｂにおいて、高
群及び低群コサイン波信号のレベル変換の必要がない場
合には、高群及び低群コサイン波発生回路１６．１７か
ら出力された高群及び低群コサイン波信号を、高群及び
低群レベル変換回路４４．４８を介さずに、上述したよ
うに合成してもよいことはもちろんである。Here, in the various output combining circuits 1B described above, if there is no need to convert the level of the high group and low group cosine wave signals, the high group and low group cosine wave signals output from the high group and low group cosine wave generation circuits 16 and 17 Of course, the and low group cosine wave signals may be combined as described above without going through the high group and low group level conversion circuits 44 and 48.

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲５２− で種々変形して実施することができる。It should be noted that the present invention is not limited to the above-described embodiments, and can be implemented with various modifications within the scope of the invention.

〔発明の効果〕〔Effect of the invention〕

したがって、以上詳述したようにこの発明によれば、低
電源電圧で動作可能であり、構成簡易にして経済的にも
有利であるとともに、集積回路化を効果的に促進させ得
る極めて良好なりＴＭＦ信号発生装置を提供することが
できる。Therefore, as described in detail above, according to the present invention, it is possible to operate with a low power supply voltage, the structure is simple and economically advantageous, and the TMF is very good and can effectively promote integrated circuits. A signal generator can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明に係るＤＴＭＦ信号発生装置の一実施
例を示すブロック回路構成図、第２図は同実施例の基準
発振回路の詳細を示す回路構成図、第３図及び第４図は
それぞれ同実施例の高群分周回路を示すブロック構成図
及びその動作を説明するためのタイミング図、第５図及
び第６図はそれぞれ同実施例の低群分周回路を示すブロ
ック構成図及びその動作を説明するためのタイミング図
、第７図は同実施例の高群コサイン波発生回路を示すブ
ロック構成図、第８図は同高群コザイン波発生回路のス
イッチ回路の詳細を示す回路構成図、第９図及び第１０
図はそれぞれ同高群コサイン波発生回路の動作を説明す
るためのタイミング図、第１１図及び第１２図はそれぞ
れ同実施例の低群コサイン波発生回路を示すブロック構
成図及びその動作を説明するためのタイミング図、第１
３図は従来のコザイン波発生回路の説明図、第１４図及
び第１５図はそれぞれ低群コサイン波発生回路の変形例
を示すブロック構成図及びその動作を説明するためのタ
イミング図、第１６図は高群コサイン波発生回路の変形
例を示すブロック構成図、第１７図は同実施例の出力合
成回路を示すブロック回路構成図、第１８図は従来の出
力合成回路を示すブロック回路構成図、第１９図乃至第
２３図はそれぞれ同実施例の出力合成回路の他の例を示
すブロック回路構成図である。 １１・・・基準発振回路、１２・・・キー入力インター
フェース回路、１３・・・高群分周回路、１４・・・低
群分周回路、１５・・・キー操作部、１６・・・高群コ
サイン波発生回路、１７・・・低群コサイン波発生回路
、１８・・・出力合成回路、１９・・・出力端子、２Ｏ
・・・４ビツトシフトカウンタ回路、２１・・・プログ
ラマブル状態検出回路、２２・・・バイナリカウンタ回
路、２３・・・出力端子、２４・・・６ビツトシフトカ
ウンタ回路、２５・・・プログラマブル状態検出回路、
２６・・・Ｒ−ＳＦＦ回路、２７・・・出力端子、２ｓ
・・・９ビツトシフト力ウンタ回路、２９・・・ＮＯＲ
回路、３Ｏ・・・出力端子、３ノ・・・スイッチ、３２
・・・基準電圧発生回路、３３・・・入力端子、３４・
・・ＰチャネルＭＯＳトランジスタ、３５・・・インバ
ータ、３６・・・ＰチャネルＭＯＳトランジスタ、３７
・・・出力端子、３８・・・８ビツトシフトカウンタ回
路、３９・・・抵抗、４０・・・ｌＡ分周回路、４１・
・・入力端子、４２・・・スイッチ回路、４３・・・電
源端子、４４・・・高群レベル変換回路、４５・・・入
力端子、４６・・・スイッチ回路、４７・・・電源端子
、４Ｂ・・・低群レベル変換回路、４９．５０・・・緩
衝増幅器、５１・・・電源端子、５２・・・出力端子、
５３・・・ミクシング回路、５４．５５・・・入力端子
、５６・・・出力端子、５７．５８・・・入力端子、５
９・・・増幅器、６０・・・出力端子、６１．６２・・
・積分５５− 回路、６３・・・増幅器、６４．６５・・・揚力端子、
６６．６７・・・ソースフォロワ回路、６８・・・増幅
器、６９・・・ソースフォロワ回路、７Ｏ・・・増幅器
。 出願人代理人　弁理士　鈴　江　武　彦５６一 第４図 （ｂ）　’ｊ　１１Ｊ’％−−−−−−−−−−−−−
−−−−−−−−−−−−−第６図 （ｂ）「」師−−−−−一一一−−−−−−−−−−−
−−−−（ｅ）Ｌ□ 第１８図 （ａ） （ｂ） 第１９図 第２０図 第２１図 第２２図 第２３図FIG. 1 is a block circuit configuration diagram showing an embodiment of the DTMF signal generator according to the present invention, FIG. 2 is a circuit diagram showing details of the reference oscillation circuit of the same embodiment, and FIGS. 3 and 4 are FIGS. 5 and 6 are block configuration diagrams showing a high group frequency divider circuit of the same embodiment and timing diagrams for explaining its operation, respectively, and FIGS. A timing diagram for explaining its operation, FIG. 7 is a block configuration diagram showing the high group cosine wave generation circuit of the same embodiment, and FIG. 8 is a circuit configuration showing details of the switch circuit of the same high group cosine wave generation circuit. Figures 9 and 10
The figures are timing diagrams for explaining the operation of the high-group cosine wave generation circuit, respectively, and FIGS. 11 and 12 are block diagrams showing the low-group cosine wave generation circuit of the same embodiment and their operations, respectively. Timing diagram for, 1st
3 is an explanatory diagram of a conventional cosine wave generation circuit, FIGS. 14 and 15 are a block diagram showing a modified example of the low group cosine wave generation circuit, and a timing diagram for explaining its operation, and FIG. 16 17 is a block diagram showing a modified example of the high group cosine wave generation circuit, FIG. 17 is a block circuit diagram showing the output synthesis circuit of the same embodiment, and FIG. 18 is a block circuit diagram showing a conventional output synthesis circuit. FIGS. 19 to 23 are block circuit configuration diagrams showing other examples of the output synthesis circuit of the same embodiment. DESCRIPTION OF SYMBOLS 11... Reference oscillation circuit, 12... Key input interface circuit, 13... High group frequency dividing circuit, 14... Low group frequency dividing circuit, 15... Key operation unit, 16... High Group cosine wave generation circuit, 17...Low group cosine wave generation circuit, 18...Output synthesis circuit, 19...Output terminal, 2O
... 4-bit shift counter circuit, 21... Programmable state detection circuit, 22... Binary counter circuit, 23... Output terminal, 24... 6-bit shift counter circuit, 25... Programmable state detection circuit circuit,
26...R-SFF circuit, 27... Output terminal, 2s
...9-bit shift power counter circuit, 29...NOR
Circuit, 3O...output terminal, 3no...switch, 32
...Reference voltage generation circuit, 33...Input terminal, 34.
... P channel MOS transistor, 35... Inverter, 36... P channel MOS transistor, 37
...output terminal, 38...8-bit shift counter circuit, 39...resistor, 40...lA frequency dividing circuit, 41...
... input terminal, 42 ... switch circuit, 43 ... power supply terminal, 44 ... high group level conversion circuit, 45 ... input terminal, 46 ... switch circuit, 47 ... power supply terminal, 4B...Low group level conversion circuit, 49.50...Buffer amplifier, 51...Power supply terminal, 52...Output terminal,
53...Mixing circuit, 54.55...Input terminal, 56...Output terminal, 57.58...Input terminal, 5
9...Amplifier, 60...Output terminal, 61.62...
・Integrator 55- circuit, 63... amplifier, 64.65... lift terminal,
66.67...Source follower circuit, 68...Amplifier, 69...Source follower circuit, 7O...Amplifier. Applicant's agent Patent attorney Takehiko Suzue 561 Figure 4 (b) 'j 11J'%-----------
-------------
-----(e)L□ Fig. 18 (a) (b) Fig. 19 Fig. 20 Fig. 21 Fig. 22 Fig. 23

Claims (1)

【特許請求の範囲】[Claims] 操作されたキーの種別に対応して基準周波数信号をそれ
ぞれ二種の規格周波数にまで分周するとともに該分周周
期とほぼ等しい周期をもつサイン波信号を発生する分周
及びサイン波発生手段と、このサイン波発生手段から出
力された両信号を合成して得られたＤＴＭＦ信号を電話
回線に送出する合成手段とを有するＤＴＭＦ信号発生装
置において、前記サイン波発生手段を、複数の二安定回
路よシなシ入力される被分周信号を所定周期で順次シフ
トするシフト手段と、このシフト手段の各二安定回路の
出力に対応して互いに異なる第１及び第２の電圧レベル
を選択的に導出する複数のスイッチ手段と、この複数の
スイッチ手段で導出された第１または第２の電圧レベル
がそれぞれ一端に加えられるとともに他端が共通接続さ
れ該共通接続点に前記シフト手段による一巡動作毎に前
記第１または第２の電圧レベルが一括して加えられる複
数の容量性素子とで構成し、前記複数の容量性素子の共
通接続点からサイン波信号の出力を得るようにしてなる
ことを特徴とするＤＴＭＦ信号発生装置。Frequency division and sine wave generation means that divides the reference frequency signal into two standard frequencies in accordance with the type of operated key, and generates a sine wave signal having a period approximately equal to the frequency division period; , a DTMF signal generating device having a combining means for combining both signals outputted from the sine wave generating means and transmitting the obtained DTMF signal to a telephone line, wherein the sine wave generating means is comprised of a plurality of bistable circuits. Shifting means for sequentially shifting an input frequency-divided signal at a predetermined period, and selectively setting different first and second voltage levels corresponding to the outputs of each bistable circuit of the shifting means. A plurality of switch means for deriving the voltage and a first or second voltage level derived by the plurality of switch means are respectively applied to one end and the other ends are connected in common, and the common connection point is connected to the first or second voltage level derived by the plurality of switch means for each round operation by the shift means. and a plurality of capacitive elements to which the first or second voltage level is applied at once, and a sine wave signal output is obtained from a common connection point of the plurality of capacitive elements. Features of DTMF signal generator.