JP2659361B2 - DTMF type dialer - Google Patents
DTMF type dialerInfo
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- JP2659361B2 JP2659361B2 JP60296700A JP29670085A JP2659361B2 JP 2659361 B2 JP2659361 B2 JP 2659361B2 JP 60296700 A JP60296700 A JP 60296700A JP 29670085 A JP29670085 A JP 29670085A JP 2659361 B2 JP2659361 B2 JP 2659361B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電話機のダイヤル操作に応じて選択番号
を発生するDTMF型ダイヤラに係り、特に、選択信号とし
てDTMF(Dual Tone Modulated Frequency)信号の発生
に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DTMF dialer that generates a selection number in response to a dial operation of a telephone, and more particularly to a DTMF (Dual Tone Modulated Frequency) signal as a selection signal. About occurrence.
DTMF型ダイヤラは、送出する選択信号がパス形式のも
のと、DTMF信号形式のものとに大別されるが、DTMF信号
形式のものは、基準発振回路から出力された基準クロッ
ク信号を、操作キーの位置する行および列ごとに規格化
された周波数(標準周波数)に適合し得るように変更
し、各行および列に対応した周波数信号を得て、それを
合成することによって操作キーを表わすDTMF信号を得る
ものである。The DTMF type dialer is roughly divided into a selection signal to be transmitted and a DTMF signal type.The DTMF signal type transmits a reference clock signal output from a reference oscillation circuit to an operation key. DTMF signal representing the operation key by changing to match the standardized frequency (standard frequency) for each row and column where it is located, obtaining the frequency signal corresponding to each row and column, and combining them Is what you get.
ところで、このようなDTMF型ダイヤラは、電話回線か
ら直接電源の供給を受けるため、低消費電力、低電圧動
作をすることが要求される。このような要求に応える1
つの手段として、基準発振の周波数を低く抑えて動作時
の消費電流を抑えるとともに、低電圧動作を可能にする
ことが行われている。このようなDTMA型ダイヤラによっ
てDTMF信号を得る場合に、任意のキーに対応して規格化
された周波数を得るための手段には、 (a) 第16図に示すように、正弦波の時間に対する立
上りまたは立下りの1ステップごとに分周比N1、N2を交
互に切り換えて、整数分周比に0.5の小数点以下の桁ま
での分周比を得るもの (b) 第17図に示すように、分周出力によって得られ
た模擬サイン波の頂点部a、bに対して数個の基準発振
パルスを挿入することにより、サイン波周波数を微調整
するもの などがある。By the way, since such a DTMF dialer is directly supplied with power from a telephone line, it is required to operate with low power consumption and low voltage. 1 to meet such demands
As one means, it has been practiced to suppress the current consumption during operation by suppressing the frequency of the reference oscillation to be low, and to enable low-voltage operation. When a DTMF signal is obtained by such a DTMA-type dialer, means for obtaining a frequency standardized corresponding to an arbitrary key include: (a) As shown in FIG. By alternately switching the dividing ratios N 1 and N 2 for each rising or falling step to obtain an integer dividing ratio of 0.5 to the decimal place of 0.5 (b) As shown in FIG. As described above, there is a method of finely adjusting the sine wave frequency by inserting several reference oscillation pulses into the apexes a and b of the simulated sine wave obtained by the frequency division output.
しかしながら、(a)のものは、小数点以下0.5まで
の分周比しか得られず、標準周波数に対する周波数偏差
が大きくなる。また、(b)のものは、サイン波形の一
部分のみにパルスを追加して周波数調整を行っているた
め、波形歪が大きくなるという欠点があった。However, in the case of (a), only the frequency division ratio up to 0.5 below the decimal point is obtained, and the frequency deviation from the standard frequency becomes large. In the case of (b), since the frequency is adjusted by adding a pulse to only a part of the sine waveform, the waveform distortion is disadvantageously increased.
そこで、この発明は、周波数偏差を抑制し、DTMF信号
の精度を高めたDTMF型ダイヤラを提供することを目的と
する。Therefore, an object of the present invention is to provide a DTMF-type dialer in which the frequency deviation is suppressed and the accuracy of the DTMF signal is improved.
この発明のDTMF型ダイヤラは、第1図に例示するよう
に、キー入力論理回路(4)と、発振回路(8)と、第
1の分周回路(O)と、第2の分周回路(P)と、第1
の波形発生回路(Q)と、第2の波形発生回路(R)
と、加算器(48)とを有する選択信号発生回路(6)で
あって、第1の分周回路(O)は、第1のCOLUMN分周カ
ウンタ(12)と、第1のCOLUMN分周比記憶回路(16)
と、第2のCOLUMN分周比記憶回路(18)と、スイッチ回
路(20)と、第2のCOLUMN比率カウンタ(22)と、第3
のCOLUMN比率記憶回路(24)とを有し、キー入力論理回
路(4)からの指定信号を受けることにより、第1のCO
LUMN分周比記憶回路(16)から第1の列側整数分周比、
第2のCOLUMN分周比記憶回路(18)から第2の列側整数
分周比、第3のCOLUMN比率記憶回路(24)から第3の列
側整数分周比を読み出し、第1のCOLUMN分周カウンタ
(12)は、スイッチ回路(20)によって選択された第1
の列側整数分周比又は第2の列側整数分周比に応じて発
振回路(8)からの基準信号を分周し、その分周出力を
第1のCOLUMN分周比記憶回路(16)又は/及び第2のCO
LUMN分周比記憶回路(18)に入力し、第2のCOLUMN比率
カウンタ(22)はスイッチ回路(20)から出力される第
1の列側分周比又は第2の列側分周比を分周し、その分
周出力を第3のCOLUMN比率記憶回路(24)に加えて第3
の列側整数分周比を読み出し、この第3の列側整数分周
比をスイッチ回路(20)に加えて第1の列側整数分周比
又は第2の列側整数分周比を選択することにより、高群
パルスを発生し、第2の分周回路(P)は、第1のROW
分周カウンタ(14)と、第1のROW分周比記憶回路(2
8)と、第2のROW分周比記憶回路(28)と、スイッチ回
路(30)と、第2のROW比率カウンタ(32)と、第3のR
OW比率記憶回路(34)とを有し、キー入力論理回路
(4)からの指定信号を受けることにより、第1のROW
分周カウンタ(14)から第1の行側整数分周比、第2の
ROW分周比記憶回路(28)から第2の行側整数分周比、
第3のROW比率記憶回路(34)から第3の行側整数分周
比を読み出し、第1のROW分周カウンタ(14)は、スイ
ッチ回路(30)によって選択された第1の行側整数分周
比又は第2の行側整数分周比に応じて発振回路(8)か
らの基準信号を分周し、その分周出力を第1のROW分周
比記憶回路(26)又は/及び第2のROW分周比記憶回路
(28)に入力し、第2のROW比率カウンタ(32)はスイ
ッチ回路(30)から出力される第1の行側整数分周比又
は第2の行側整数分周比を分周し、その分周出力を第3
のROW比率記憶回路(34)に加えて第3の行側整数分周
比を読み出し、この第3の行側整数分周比をスイッチ回
路(30)に加えて第1の行側整数分周比又は第2の行側
整数分周比を選択することにより低群パルスを発生し、
第1の波形発生回路(Q)は、第1の分周回路(O)か
ら高群パルスを入力して第1の波形出力を発生し、第2
の波形発生回路(R)は、第2の分周回路(P)から低
群パルスを入力して第2の波形出力を発生し、加算器
(48)は、第1の波形発生回路(Q)からの第1の波形
出力と、第2の波形発生回路(R)からの第2の波形出
力とを入力し、両者を加算してキー入力論理回路(4)
に入力したキーボード(2)に対応する番号又は記号を
表す選択信号を発生する。As shown in FIG. 1, the DTMF dialer of the present invention comprises a key input logic circuit (4), an oscillation circuit (8), a first frequency divider (O), and a second frequency divider. (P) and the first
Waveform generation circuit (Q) and second waveform generation circuit (R)
And a selection signal generating circuit (6) having an adder (48), wherein the first frequency dividing circuit (O) includes a first COLUMN frequency dividing counter (12) and a first COLUMN frequency dividing circuit. Ratio memory circuit (16)
A second COLUMN division ratio storage circuit (18), a switch circuit (20), a second COLUMN ratio counter (22), and a third
COLUMN ratio storage circuit (24), and receives a designated signal from the key input logic circuit (4), thereby the first CO
A first column-side integer division ratio from the LUMN division ratio storage circuit (16),
The second column-side integer division ratio is read from the second COLUMN division ratio storage circuit (18), and the third column-side integer division ratio is read from the third COLUMN ratio storage circuit (24). The frequency dividing counter (12) is connected to the first circuit selected by the switch circuit (20).
The reference signal from the oscillation circuit (8) is divided according to the column-side integer division ratio or the second column-side integer division ratio, and the divided output is stored in the first COLUMN division ratio storage circuit (16). ) Or / and the second CO
The second column ratio counter (22) inputs the first column side division ratio or the second column side division ratio output from the switch circuit (20) to the LUMN division ratio storage circuit (18). The frequency is divided, and the frequency-divided output is added to a third COLUMN ratio storage circuit (24).
And the third column-side integer division ratio is added to the switch circuit (20) to select the first column-side integer division ratio or the second column-side integer division ratio. As a result, a high group pulse is generated, and the second frequency dividing circuit (P)
A frequency dividing counter (14) and a first ROW frequency dividing ratio storage circuit (2
8), a second ROW division ratio storage circuit (28), a switch circuit (30), a second ROW ratio counter (32), and a third R
An OW ratio storage circuit (34), and receiving a designation signal from the key input logic circuit (4), thereby causing the first ROW
From the frequency division counter (14), the first row-side integer frequency division ratio, the second
A second row-side integer division ratio from the ROW division ratio storage circuit (28),
The third row-side integer division ratio is read from the third ROW ratio storage circuit (34), and the first ROW division counter (14) reads the first row-side integer selected by the switch circuit (30). The reference signal from the oscillation circuit (8) is divided according to the division ratio or the second row-side integer division ratio, and the divided output is stored in a first ROW division ratio storage circuit (26) and / or The second row ratio counter (32) is input to the second row division ratio storage circuit (28), and the first row-side integer division ratio or the second row side is output from the switch circuit (30). Divides the integer division ratio and outputs the divided output to the third
The third row-side integer division ratio is read out in addition to the ROW ratio storage circuit (34), and the third row-side integer division ratio is added to the switch circuit (30) to obtain the first row-side integer division ratio. Generating a low group pulse by selecting a ratio or a second row-side integer division ratio;
The first waveform generating circuit (Q) receives a high-group pulse from the first frequency dividing circuit (O), generates a first waveform output, and generates a second waveform output.
The waveform generator (R) receives the low-level pulse from the second frequency divider (P) to generate a second waveform output, and the adder (48) outputs the first waveform generator (Q). ) And the second waveform output from the second waveform generation circuit (R) are input, the two are added, and a key input logic circuit (4) is added.
A selection signal representing a number or symbol corresponding to the keyboard (2) input to the keyboard (2) is generated.
この発明のDTMF型ダイヤラでは、基準クロック信号を
複数の整数分周比を選択的に切換え可能な周波数分周手
段によって分周し、その分周出力を比率計数手段に加え
て計数し、その計数出力によって周波数分周手段に任意
の整数分周比を選択し、小数点分周を実現する。In the DTMF dialer of the present invention, the reference clock signal is frequency-divided by a frequency frequency dividing means capable of selectively switching a plurality of integer frequency dividing ratios, and the divided output is added to the ratio counting means and counted. An arbitrary integer dividing ratio is selected for the frequency dividing means according to the output, and the decimal point dividing is realized.
以下、この発明の実施例を図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第1図は、この発明のDTMF型ダイヤラの実施例を示
す。FIG. 1 shows an embodiment of a DTMF dialer according to the present invention.
第1図において、選択信号データのデータ入力手段と
して設置されたキーボード2は、テンキーとともに付随
点な*、#、A、B、C、Dキーなどの複数の記号キー
からなり、この実施例の場合、キーボード2のキーの配
列および個数は、4行4列合計16個で構成されている。
このキーボード2において、テンキーやその他のキー
は、相手先電話番号や暗証番号などの数値入力などに用
いられる。そして、操作されたキーの入力データは、各
キーの横軸上の位置情報COLUMN1,2,2,4および縦軸上の
位置情報ROW1,2,3,4で構成され、各位置情報COLUMN1,2,
3,4およびROW1,2,3,4は、選択信号発生回路6のキー入
力論理回路4に加えられる。In FIG. 1, a keyboard 2 provided as data input means for selection signal data comprises a numeric keypad and a plurality of symbol keys such as *, #, A, B, C, and D keys which are attached to the keyboard. In this case, the arrangement and the number of keys of the keyboard 2 are constituted by a total of 16 keys in 4 rows and 4 columns.
In the keyboard 2, numeric keys and other keys are used for inputting numerical values such as a destination telephone number and a password. The input data of the operated key is composed of position information COLUMN1,2,2,4 on the horizontal axis and position information ROW1,2,3,4 on the vertical axis of each key, and each position information COLUMN1, 2,
3,4 and ROW1,2,3,4 are applied to the key input logic circuit 4 of the selection signal generation circuit 6.
キー入力論理回路4は、受話器などの操作に連動する
フックスイッチ(HOOK SW)の導通の後、操作された特
定のキーを表わすDTMF信号の基礎となる指定信号R1、
R2、R3、R4、C1、C2、C3、C4を出力するとともに、各種
のリセット信号RESET、ROW−RESET、COL−RESETを出力
し、これら各信号はDTMF選択信号を形成する第1の分周
回路Oと第2の分周回路Pとに加えられる。After the hook switch (HOOK SW) linked to the operation of the handset or the like is turned on, the key input logic circuit 4 specifies the designated signal R 1 , which is the basis of the DTMF signal representing the operated specific key.
R 2 , R 3 , R 4 , C 1 , C 2 , C 3 , C 4 and various reset signals RESET, ROW-RESET, COL-RESET are output. It is added to the first frequency dividing circuit O and the second frequency dividing circuit P to be formed.
選択信号発生回路6はキー入力論理回路4、発振回路
8、第1の分周回路O、第2の分周回路P、第1の波形
発生回路Q、第2の波形発生回路R、加算器48及びバッ
ファ回路50を備えて、キー入力論理回路4からの各種信
号に基づいて設定される分周比によって、発振回路8の
基準発振周波数frのクロックパルスCPを分周し、その分
周出力を合成することによって、操作キーに応じた選択
信号としてのDTMF信号を得るものである。The selection signal generation circuit 6 includes a key input logic circuit 4, an oscillation circuit 8, a first frequency divider O, a second frequency divider P, a first waveform generator Q, a second waveform generator R, and an adder. 48 and a buffer circuit 50. The clock pulse CP of the reference oscillation frequency fr of the oscillation circuit 8 is divided by a division ratio set based on various signals from the key input logic circuit 4, and the divided output is obtained. Are combined to obtain a DTMF signal as a selection signal corresponding to the operation key.
この選択信号発生回路6において、発振回路8は発振
子10によって基準発振周波数frが設定されており、キー
入力論理回路4からのリセット信号RESETによって発振
動作がリセットされる。この発振回路8から出力された
基準発振周波数frのクロックパルスCPは、整数分周比が
選択可能な高群側の第1の分周回路Oの第1のCOLUMN分
周カウンタ12に加えられるとともに、同様に整数分周比
が選択可能な低群側の第2の分周回路Pの第1のROW分
周カウンタ14に加えられて選択された整数分周比によっ
て分周される。In the selection signal generating circuit 6, the reference oscillation frequency fr of the oscillation circuit 8 is set by the oscillator 10, and the oscillation operation is reset by the reset signal RESET from the key input logic circuit 4. The clock pulse CP of the reference oscillation frequency fr output from the oscillation circuit 8 is applied to the first COLUMN frequency division counter 12 of the first frequency division circuit O on the high group side in which an integer frequency division ratio can be selected. Similarly, the integer dividing ratio is added to the first ROW dividing counter 14 of the second divider circuit P on the low group side from which the integer dividing ratio can be selected, and the frequency is divided by the selected integer dividing ratio.
COLUMN分周カウンタ12の分周出力は、COLUMN分周カウ
ンタ12とともに高群側の周波数分周手段を構成する第1
および第2の記憶手段として設置されたCOLUMN分周比記
憶回路(C−ROM1、C−ROM2)16、18に加えられる。各
C−ROM116、C−ROM218には、キー入力論理回路4から
操作キーに応じて得られる位置データとしての指定信号
C1、C2、C3、C4の任意のものが読出信号として加えら
れ、C−ROM116およびC−ROM218から位置データ応じた
整数分周比NC1、NC2が読み出される。この読み出された
分周比出力は分周比選択手段として設置されたスイッチ
回路20によって何れかの分周比が選択されて、COLUMN分
周カウンタ12にその選択された整数分周比を表わす出力
がリセット入力Rとして加えられるとともに、この分周
比出力が第2のCOLUMN比率カウンタ22にも加えられる。The frequency-divided output of the COLUMN frequency division counter 12 together with the COLUMN frequency-division counter 12 constitutes a first group frequency dividing means on the high side.
And the second of the installed COLUMN division ratio memory circuit as storage means (C-ROM 1, C- ROM 2) is added to 16, 18. Each C-ROM 1 16, the C-ROM 2 18, designating signal as the position data obtained in accordance with the key input logic circuit 4 in the operation key
Added as C 1, C 2, C 3 , any of the read signal of C 4, C-ROM 1 16 and C-ROM 2 integral dividing ratio corresponding position data from 18 NC 1, NC 2 is read . Any one of the division ratios is selected from the read division ratio output by the switch circuit 20 provided as division ratio selection means, and the selected integer division ratio is displayed on the COLUMN division counter 12. The output is applied as a reset input R, and this division ratio output is also applied to a second COLUMN ratio counter 22.
COLUMN比率カウンタ22は、分周比の比率設定手段の一
部を構成しており、COLUMN分周カウンタ12の計数出力に
応じてC−ROM116およびC−ROM218から得られる複数の
分周比、この実施例では2つの分周比NC1、NC2を表わす
出力を計数し、その計数出力はCOLUMN分周カウンタ12と
ともに分周比の比率設定手段の一部を構成する第3の記
憶手段を構成するCOLUMN比率記憶回路(C−ROM3)24に
加えられる。C−ROM324には、キー入力論理回路4から
操作キーに応じた位置データとしての指定信号C1、C2、
C3、C4が読出信号として加えられる。これによって、C
−ROM324から位置データに応じた分周比率NC3が読み出
され、その分周比率NC3は、スイッチ回路20に対して分
周比を選択するスイッチング信号として加えられるの
で、スイッチ回路20は接点x、y側に交互に切り換えら
れるとともに、各接点x、y側の導通時間が比率NC3に
よって変更され、COLUMN分周カウンタ12およびCOLUMN比
率カウンタ22に対して2つの分周比NC1、NC2が交互にか
つ任意の設定期間に設定される。COLUMN ratio counter 22 constitutes a part of a ratio setting means of the dividing ratio, a plurality of minute obtained from C-ROM 1 16 and C-ROM 2 18 in accordance with the count output of the COLUMN frequency dividing counter 12 The output representing the division ratio, in this embodiment the two division ratios NC 1 and NC 2 , is counted, and the counted output together with the COLUMN division counter 12 constitutes a third part of the division ratio ratio setting means. It is added to a COLUMN ratio storage circuit (C-ROM 3 ) 24 constituting storage means. C-ROM 3 to 24, designated signal C 1 as the position data corresponding to the operation key from the key input logic circuit 4, C 2,
C 3 and C 4 are applied as read signals. This gives C
-ROM 3 24 is the dividing ratio NC 3 in accordance with the position data from the read, the division ratio NC 3, since added as a switching signal for selecting the division ratio to the switch circuit 20, switch circuit 20 Are alternately switched to the contact x, y side, and the conduction time of each contact x, y side is changed by the ratio NC 3 , and the two division ratios NC 1 are supplied to the COLUMN dividing counter 12 and the COLUMN ratio counter 22. , NC 2 are set alternately and for an arbitrary set period.
また、低群側では、ROW分周カウンタ14の分周出力
は、ROW分周カウンタ14とともに低群側の周波数分周手
段を構成する第1および第2の記憶手段として設置され
たROW分周比記憶回路(R−ROM1、R−ROM2)26、28に
加えられる。各R−ROM126、R−ROM228には、キー入力
論理回路4から操作キーに応じて得られる位置データと
しての指定信号R1、R2、R3、R4の任意のものが読出信号
として加えられ、R−ROM126およびR−ROM228から位置
データに応じた整数分周比NR1、NR2が読み出される。こ
の読み出された分周比出力は、分周比選択手段として設
置されたスイッチ回路30によって何れかの分周比が選択
されて、ROW分周カウンタ14にその選択された整数分周
比を表わす出力がリセット入力Rとして加えられるとと
もに、この分周比出力が第2のROW比率カウンタ32にも
加えられる。On the low group side, the divided output of the ROW dividing counter 14 is stored in the ROW dividing counter 14 together with the ROW dividing counter 14 provided as the first and second storage means constituting the low group side frequency dividing means. the ratio memory circuit (R-ROM 1, R- ROM 2) is added to 26. Each R-ROM 1 26, R- ROM 2 28, those from the key input logic circuit 4 operation designation signal as the position data obtained in accordance with the key R 1, R 2, R 3 , any R 4 It added as a read signal, integral dividing ratio corresponding to the position data from the R-ROM 1 26 and R-ROM 2 28 NR 1, NR 2 is read. One of the division ratios is selected from the read division ratio output by the switch circuit 30 provided as division ratio selection means, and the selected integer division ratio is stored in the ROW division counter 14. The indicated output is applied as a reset input R, and this division ratio output is also applied to a second ROW ratio counter 32.
ROW比率カウンタ32は、分周比の比率設定手段の一部
を構成しており、ROW分周カウンタ14の計数出力に応じ
てR−ROM126およびR−ROM228から得られる複数の分周
比、この実施例では2つの分周比NR1、NR2を表わす出力
を計数し、その計数出力はROW分周カウンタ14とともに
分周比の比率設定手段の一部を構成する第3の記憶手段
を構成するROW比率記憶回路(R−ROM3)34に加えられ
る。R−ROM334には、キー入力論理回路4から操作キー
に応じた位置データとしての指定信号R1、R2、R3、R4が
読出信号として加えられる。これによって、R−ROM334
から位置データに応じた分周比率NR3が読み出され、そ
の分周比率NR3は、スイッチ回路30に対して分周比を選
択するスイッチング信号として加えられるので、スイッ
チ回路30は接点x、y側に交互に切り換えられるととも
に、各接点x、y側の導通時間が比率NR3によって変更
され、ROW分周カウンタ14およびROW比率カウンタ32に対
して2つの分周比NR1、NR2が交互にかつ任意の設定期間
に設定される。ROW ratio counter 32 constitutes a part of a ratio setting means of the dividing ratio, a plurality of minute obtained from R-ROM 1 26 and R-ROM 2 28 in accordance with the count output of the ROW frequency dividing counter 14 The output representing the frequency division ratio, in this embodiment the two frequency division ratios NR 1 and NR 2 , is counted, and the counted output together with the ROW frequency division counter 14 constitutes a third part of the frequency division ratio ratio setting means. It is added to a ROW ratio storage circuit (R-ROM 3 ) 34 constituting storage means. The R-ROM 3 34, the designation signal R 1 as position data corresponding to the operation key from the key input logic circuit 4, R 2, R 3, R 4 is added as a read signal. Thus, R-ROM 3 34
, The frequency division ratio NR 3 corresponding to the position data is read out, and the frequency division ratio NR 3 is added to the switch circuit 30 as a switching signal for selecting the frequency division ratio. While switching to the y side alternately, the conduction time of each contact x, y side is changed by the ratio NR 3 , and the two division ratios NR 1 and NR 2 are supplied to the ROW division counter 14 and the ROW ratio counter 32. They are set alternately and for an arbitrary set period.
そして、第1の分周回路Oのスイッチ回路20を通して
得られた高群パルスPHは第1の波形発生回路Qに加えら
れる。即ち、この高群パルスPHは、COLUMNサイン波カウ
ンタ36に加えられて計数され、その計数出力は波形記憶
手段としてのCOLUMNサイン波記憶素子(ROM)38に波形
読出信号として加えられる。このCOLUMNサイン波ROM38
から読み出されたディジタルサイン波は、ディジタル・
アナログ変換器(DAC)40によってアナログサイン波に
変換される。また、第2の分周回路Pのスイッチ回路30
を通して得られた低群パルスPLは第2の波形発生回路R
に加えられる。即ち、この低群パルスPLは、ROWサイン
波カウンタ42に加えられて計数され、その計数出力は波
形記憶手段としてのROWサイン波記憶素子(ROW)44に波
形読出信号として加えられる。このROWサイン波ROM44か
ら読み出されたディジタルサイン波は、ディジタル・ア
ナログ変換器(DAC)46によってアナログサイン波に変
換される。高群および低群側の正弦波出力は、信号合成
手段である加算器48により合成され、操作キーを表わす
DTMF信号が形成される。このDTMF信号は、バッファ回路
50を介して図示していない標準的な電話回線に対して交
換機に向けて出力端子52から送出される。Then, the high group pulse PH obtained through the switch circuit 20 of the first frequency dividing circuit O is applied to the first waveform generating circuit Q. That is, the high group pulse PH is applied to the COLUMN sine wave counter 36 and counted, and the counted output is applied as a waveform read signal to a COLUMN sine wave storage element (ROM) 38 as waveform storage means. This COLUMN sign wave ROM38
The digital sine wave read from the
The signal is converted into an analog sine wave by an analog converter (DAC) 40. Also, the switch circuit 30 of the second frequency dividing circuit P
The low group pulse PL obtained through the second waveform generating circuit R
Is added to That is, the low group pulse PL is applied to the ROW sine wave counter 42 and counted, and the counted output is applied as a waveform read signal to a ROW sine wave storage element (ROW) 44 as a waveform storage means. The digital sine wave read from the ROW sine wave ROM 44 is converted into an analog sine wave by a digital / analog converter (DAC) 46. The sine wave outputs of the high group and the low group are combined by an adder 48, which is a signal combining means, and represent operation keys.
A DTMF signal is formed. This DTMF signal is sent to the buffer circuit
An output terminal 52 sends out a standard telephone line (not shown) to the exchange via an output terminal 52.
したがって、このDTMF型ダイヤラでは、複数の整数分
周比を選択的に切換え可能な周波数分周手段として設定
されたCOLUMN分周カウンタ12、C−ROM116、C−ROM21
8、ROW分周カウンタ14、R−ROM126、R−ROM228に基準
クロック信号CPを加えて分周し、その分周出力をスイッ
チ回路20、30に加え、これらスイッチ回路20、30から得
られた分周比NC1、NC2、NR1、NR2を比率設定手段として
のCOLUMN比率カウンタ22およびC−ROM324、ROW比率カ
ウンタ32およびR−ROM334に設定し、これら比率設定手
段から得られた比率NC3、NR3によってスイッチ回路20ま
たは30をスイッチングさせることによって、周波数分周
手段としてのCOLUMN分周カウンタ12、C−ROM116、C−
ROM218、ROW分周カウンタ14、R−ROM126、R−ROM228
から任意の整数分周比が選択され、小数点分周が得られ
ている。Therefore, in this DTMF type dialer, a plurality of integral dividing ratios selectively switchable frequency component set COLUMN frequency division counter as division means 12, C-ROM 1 16, C-ROM 2 1
8, in addition to the reference clock signal CP to the ROW frequency dividing counter 14, R-ROM 1 26, R-ROM 2 28 divides, adds the divided output to the switching circuits 20 and 30, these switching circuits 20 and 30 set the frequency division ratio NC 1, NC 2, NR 1 , COLUMN ratio counter 22 and C-ROM 3 24 of the NR 2 as a ratio setting means, ROW ratio counter 32 and R-ROM 3 34 obtained from these by switching the switch circuit 20 or 30 by the ratio NC 3, NR 3 obtained from the ratio setting means, COLUMN frequency dividing counter 12 as a frequency dividing unit, C-ROM 1 16, C-
ROM 2 18, ROW frequency dividing counter 14, R-ROM 1 26, R-ROM 2 28
, An arbitrary integer division ratio is selected, and a decimal point division is obtained.
次に、第2図は、第1図に示した選択信号発生回路6
の前半回路部分の具体的な回路構成例を示す。Next, FIG. 2 shows the selection signal generating circuit 6 shown in FIG.
2 shows a specific circuit configuration example of the first half circuit portion of FIG.
(a) 発振回路8 発振回路8は、発振素子として抵抗54、キャパシタ5
6、58および基準発振周波数frを設定する発振子10を備
えており、リセット信号RESETの有無によってNOR回路60
のゲート条件が規制されている。したがって、リセット
信号RESETが低レベル(L)のとき、クロックパルスCP
を通過させ、インバータ62からそのクロックパルスCP、
インバータ64からその反転クロックパルス▲▼を取
り出している。(A) Oscillation circuit 8 The oscillation circuit 8 includes a resistor 54 and a capacitor 5 as oscillation elements.
6 and 58, and an oscillator 10 for setting the reference oscillation frequency fr.
Gate conditions are regulated. Therefore, when the reset signal RESET is at a low level (L), the clock pulse CP
And the clock pulses CP,
The inverted clock pulse ▲ ▼ is extracted from the inverter 64.
(b) COLUMN分周カウンタ12、C−ROM116、C−ROM2
18およびスイッチ回路20 COLUMN分周カウンタ12はT−フリップフロップ回路
(以下T−FFという)66、68、70、72で構成されてお
り、T−FF66のタイミング入力Tに対してクロックパル
スCP、各T−FF66、68、70、72のリセット入力のRに対
してスイッチ回路20の出力側から高群パルスPHが加えら
れて、前段の反転出力が分周出力として次段のタイミ
ング入力Tになっている。そして、T−FF66、68、70、
72の反転出力および非反転出力Qは、それぞれC−RO
M116とC−ROM218に加えられている。この実施例の場
合、C−ROM116には、整数分周比として13(12),12(1
1),11(10),10(9)を記憶させ、また、C−ROM218
には、整数分周比として12(11),11(10),10(9),9
(8)を記憶させている。括弧で示す分周比は、分周比
の切換えに対応する補助的な分周比を表わす。(B) COLUMN frequency division counter 12, C-ROM 1 16, C-ROM 2
18 and a switch circuit 20 The COLUMN frequency dividing counter 12 is composed of T-flip-flop circuits (hereinafter, referred to as T-FF) 66, 68, 70, 72, and a clock pulse CP, A high group pulse PH is applied from the output side of the switch circuit 20 to the reset input R of each of the T-FFs 66, 68, 70, 72, and the inverted output of the previous stage is output as a divided output to the timing input T of the next stage. Has become. And T-FF66, 68, 70,
72 inverted output and non-inverted output Q are respectively C-RO
It is added to the M 1 16 and C-ROM 2 18. In this embodiment, the C-ROM 1 16 is 13 (12) as an integer division ratio, 12 (1
1), 11 (10), stores the 10 (9), also, C-ROM 2 18
Have integer division ratios of 12 (11), 11 (10), 10 (9), 9
(8) is stored. The division ratio shown in parentheses indicates an auxiliary division ratio corresponding to the switching of the division ratio.
そして、C−ROM116は、第3図に示すように、各T−
FF66、68、70、72からの非反転出力Q1〜Q4および反転出
力1〜4と、キー入力論理回路4からの指定信号C1
〜C4とを選択するワイヤマトリクス回路74に対してNAND
回路76、78、80、82を設置し、各NAND回路76〜82の出力
を負論理OR回路84に加えて分周比出力NC1を得ている。
また、C−ROM218も、各T−FF66〜72からの非反転出力
Q1〜Q4および反転出力1〜4と、キー入力論理回路
4からの指定信号C1〜C4とを選択するワイヤマトリクス
回路86に対してNAND回路88、90、92、94を設置し、各NA
ND回路88〜94の出力を負論理OR回路96に加えて分周比出
力NC2を得ている。Then, C-ROM 1 16, as shown in FIG. 3, the T-
Non-inverted outputs Q 1 to Q 4 and inverted outputs 1 to 4 from FF66, 68, 70, 72 and a designation signal C 1 from the key input logic circuit 4
NAND of the wire matrix circuit 74 for selecting and -C 4
Established the circuit 76, 78, 80, 82, to obtain a division ratio output NC 1 by adding the outputs of the NAND circuits 76-82 to the negative logic OR circuit 84.
Further, C-ROM 2 18 also non-inverted output from the T-FF66~72
And Q 1 to Q 4 and the inverted output 1-4, the NAND circuit 88, 90, 92, 94 placed against the wire matrix circuit 86 for selecting a designation signal C 1 -C 4 from the key input logic circuit 4 , Each NA
The output of the ND circuit 88 to 94 in addition to the negative logic OR circuit 96 to obtain the frequency division ratio output NC 2.
そして、各分周比出力NC1、NC2は、第2図に示すよう
に、スイッチ回路20のNAND回路98、100に加えられ、NAN
D回路98側では、分周比出力NC1とC−ROM324個からの比
率出力NC3のインバータ102による反転出力と否定論理積
が取られ、また、NAND回路100側では、分周比出力NC2と
比率出力NC3との否定論理積が取られる。この結果、比
率出力NC3によって分周比NC1、NC2の選択および各分周
比NC1、NC2の期間が設定される。そして、各NAND回路9
8、100の出力は負論理OR回路104に加えられて論理和が
取られ、その論理出力がD−フリップフロップ回路(以
下D−FFという)106のデータ入力Dになっている。こ
のD−FF106のクロック入力CKには、インバータ64によ
って得られた反転クロックパルス▲▼を加えられて
おり、両入力によって成立する非反転出力QはNAND回路
108に加えられてインバータ62から得られたクロックパ
ルスCPとの否定論理積が取られる。このNAND回路108の
出力は、負論理OR回路110に加えられてキー入力論理回
路4で得られたリセット信号COL−RESETの反転リセット
信号▲▼との論理和が取られて、高
群パルスPHが得られる。Then, the frequency division ratio outputs NC 1 and NC 2 are applied to NAND circuits 98 and 100 of the switch circuit 20 as shown in FIG.
On the D circuit 98 side, the inverted output of the frequency division ratio output NC 1 and the ratio output NC 3 from the 24 C-ROMs 3 by the inverter 102 and the NAND are taken. On the NAND circuit 100 side, the frequency division ratio output NC 1 is divided. The NAND of the output NC 2 and the ratio output NC 3 is taken. As a result, the period of the frequency division ratio NC 1, selected and each division ratio NC 2 NC 1, NC 2 is set by the ratio output NC 3. And each NAND circuit 9
The outputs of 8 and 100 are added to a negative logic OR circuit 104 to take a logical sum, and the logical output is a data input D of a D-flip-flop circuit (hereinafter referred to as D-FF) 106. The inverted clock pulse の obtained by the inverter 64 is applied to the clock input CK of the D-FF 106, and the non-inverted output Q established by both inputs is a NAND circuit.
The logical AND with the clock pulse CP obtained from the inverter 62 in addition to 108 is taken. The output of the NAND circuit 108 is applied to the negative logic OR circuit 110, and the logical sum of the reset signal COL-RESET obtained by the key input logic circuit 4 and the inverted reset signal ▲ ▼ is obtained, and the high group pulse PH Is obtained.
したがって、このようなCOLUMN分周カウンタ12および
スイッチ回路20において、キー操作によってキーボード
2のCOL2および分周比NC1が選択された場合、キー入力
論理回路4から発振回路8に対して第4図のAに示すリ
セット信号RESET、負論理OR回路110に対して第4図のB
に示すリセット信号COL−RESETの反転信号▲
▼が加えられると、インバータ62から第4図の
Cに示すクロックパルスCPが出力される。この結果、T
−FF66から第4図のDに示す非反転出力Q1、T−FF68か
ら第4図のEに示す非反転出力Q2、T−FF70から第4図
のFに示す非反転出力Q3、T−FF72から第4図のGに示
す非反転出力Q4が得られ、所定のC−ROM116、C−ROM2
18に加えられる。この場合、C−ROM116、C−ROM218か
ら得られた分周比NC1、NC2およびC−ROM324側から得ら
れた比率出力NC3から、NAND回路98、100および負論理OR
回路104を経て得られた第4図のHに示すパルスが、D
−FF106のデータ入力Dに加えられている。そして、D
−FF106のクロック入力CKには、反転クロックパルス▲
▼が加えられているので、D−FF106は第4図のI
に示す非反転出力Qを発生し、この結果、第4図のJに
示す高群パルスPHが得られる。Accordingly, in such a COLUMN frequency dividing counter 12 and the switch circuit 20, when the COL 2 and the frequency division ratio NC 1 keyboard 2 is selected by the key operation, the oscillation circuit 8 from the key input logic circuit 4 4 The reset signal RESET and the negative logic OR circuit 110 shown in FIG.
Inverted signal of reset signal COL-RESET shown in ▲
When ▼ is added, a clock pulse CP shown in FIG. 4C is output from the inverter 62. As a result, T
The non-inverted output Q 1 shown in FIG. 4D from −FF66, the non-inverted output Q 2 shown in FIG. 4E from T-FF68, the non-inverted output Q 3 shown in FIG. T-FF 72 non-inverted output Q 4 shown in G of FIG. 4 can be obtained from a given C-ROM 1 16, C- ROM 2
Added to 18. From this case, C-ROM 1 16, C -ROM 2 division ratio obtained from 18 NC 1, NC 2 and C-ROM 3 ratio output NC 3 obtained from 24 side, NAND circuits 98, 100 and the negative Logical OR
The pulse shown at H in FIG. 4 obtained through the circuit 104 is D
Applied to data input D of FF106. And D
-The inverted clock pulse ▲ is applied to the clock input CK of the FF106.
Since ▼ has been added, the D-FF 106 is I in FIG.
A high-group pulse PH shown in FIG. 4J is obtained.
(c) COLUMN比率カウンタ22およびC−ROM324 COLUMN比率カウンタ22はT−フリップフロップ回路
(以下T−FFという)112、114、116、118で構成されて
おり、T−FF112のタイミング入力Tに対して高群パル
スPH、各T−FF112〜118のリセット入力Rに対してキー
入力論理回路4からリセット信号COL−RESETが加えられ
て、前段の反転出力が分周出力として次段のタイミン
グ入力Tになっている。そして、各T−FF112〜118の反
転出力および非反転出力Qは、C−ROM324に加えられ
ている。この実施例の場合、C−ROM324は、2つのROM
から構成されており、整数分周比NC4として0,0,0,0とと
もに整数分周比NC5として15,11,9,9を記憶させている。(C) COLUMN ratio counter 22 and C-ROM 3 24 COLUMN ratio counter 22 is T- flip-flop circuit is constituted by (hereinafter referred to as T-FF) 112, 114, 116 and 118, the timing of T-FF112 input T The reset signal COL-RESET is applied from the key input logic circuit 4 to the high group pulse PH and the reset input R of each of the T-FFs 112 to 118, so that the inverted output of the previous stage becomes the divided output and the timing of the next stage. The input is T. Then, the inverted output and non-inverting output Q of the T-FF112~118 is added to C-ROM 3 24. In this embodiment, C-ROM 3 24, the two ROM
Are composed of, and stores the 15,11,9,9 as an integer division ratio NC 5 with 0,0,0,0 an integer division ratio NC 4.
そして、C−ROM324は、第5図に示すように、各T−
FF112、114、116、118からの非反転出力Q1〜Q4および反
転出力1〜4と、キー入力論理回路4からの指定信
号C1〜4とを選択するワイヤマトリクス回路120に対し
てNAND回路122を設置し、NAND回路122の出力からインバ
ータ124を介して比率出力NC4を得ている。また、ワイヤ
マトリクス回路120に対してNAND回路126、128、130、OR
回路131および負論理OR回路132を設置し、各NAND回路12
6〜130の出力を負論理OR回路132に加えて比率出力NC5を
得ている。Then, C-ROM 3 24, as shown in FIG. 5, the T-
NAND with respect to the wire matrix circuit 120 for selecting the non-inverted outputs Q 1 to Q 4 and the inverted outputs 1 to 4 from the FFs 112, 114, 116, 118 and the designation signals C 1 to 4 from the key input logic circuit 4. set up circuit 122, to obtain the ratio output NC 4 from the output of the NAND circuit 122 via the inverter 124. In addition, the NAND circuits 126, 128, 130, OR
A circuit 131 and a negative logic OR circuit 132 are installed, and each NAND circuit 12
To obtain the ratio output NC 5 by adding an output of 6-130 negative logic OR circuit 132.
各比率出力NC4、NC5は、第2図に示すように、スイッ
チ回路20を制御するために設置された論理回路134のAND
回路136、138に加えられ、AND回路136側では、比率出力
NC4と高群パルスPHのインバータ140による反転信号との
論理積が取られ、また同様に、AND回路138側でも、比率
出力NC5と高群パルスPHのインバータ140による反転信号
との論理積が取られ、各AND回路136、138の出力は、フ
リップフロップ回路を構成するNOR回路142、144に加え
られている。この場合、NOR回路142には、リセット信号
COL−RESETがゲート信号として加えられて、このNOR回
路142から比率出力NC3が得られる。As shown in FIG. 2, each ratio output NC 4 , NC 5 is an AND of a logic circuit 134 installed to control the switch circuit 20.
In addition to the circuits 136 and 138, the AND circuit 136 outputs the ratio output
The logical product of NC 4 and the inverted signal of the high group pulse PH by the inverter 140 is calculated. Similarly, the AND circuit 138 also performs the logical product of the ratio output NC 5 and the inverted signal of the high group pulse PH by the inverter 140. And the outputs of the AND circuits 136 and 138 are applied to NOR circuits 142 and 144 forming a flip-flop circuit. In this case, the NOR circuit 142 has a reset signal
COL-RESET is added as a gate signal, the ratio output NC 3 from the NOR circuit 142 is obtained.
したがって、たとえば、キー操作によってCOL1が選択
された場合、各T−FF112〜118のリセット入力Rには、
第6図のAに示すリセット信号COL−RESETが加えられ、
T−FF112のタイミング入力Tには、第4図のJと同一
の第6図のBに示す高群パルスPHが加えられる。この結
果、T−FF112から第6図のCに示す非反転出力Q1、T
−FF114から第6図のDに示す非反転出力Q2、T−FF116
から第6図のEに示す非反転出力Q3、T−FF118から第
6図のFに示す非反転出力Q4が得られ、これら非反転出
力Q1〜Q4および反転出力1〜4は、C−ROM324に加
えられる。そして、C−ROM324から得られた第6図の
G、Hに示す比率出力NC4、NC5および高群パルスPHから
論理回路134によって得られた第6図のIに示す比率出
力NC3によって、第6図のJに示すように、たとえば、
整数13、12の分周比が一定の比率で設定される。Therefore, for example, when COL 1 is selected by a key operation, the reset input R of each of the T-FFs 112 to 118 includes:
A reset signal COL-RESET shown in FIG.
A high group pulse PH shown in FIG. 6B, which is the same as J in FIG. 4, is applied to the timing input T of the T-FF 112. As a result, the non-inverted outputs Q 1 , T 1 shown in FIG.
The non-inverted output Q 2 shown in FIG.
The non-inverted output Q 3 shown in FIG. 6E and the non-inverted output Q 4 shown in FIG. 6F are obtained from the T-FF 118, and these non-inverted outputs Q 1 to Q 4 and inverted outputs 1 to 4 are It is added to the C-ROM 3 24. Then, C-ROM 3 of FIG. 6 obtained from 24 G, the ratio output NC 4 shown in H, NC 5 and high group pulse PH from the ratio shown in I of FIG. 6 obtained by the logic circuit 134 outputs NC By means of 3 , as shown in FIG.
The division ratio of the integers 13 and 12 is set at a fixed ratio.
(d) ROW分周カウンタ14、R−ROM126、R−ROM228
およびスイッチ回路30 ROW分周カウンタ14はT−FF146、148、150、152、154
で構成されており、T−FF146のタイミング入力Tに対
してクロックパルスCP、各T−FF146〜154のリセット入
力Rに対してスイッチ回路30の出力側から低群パルスPL
が加えられて、前段の反転周力が分周出力として次段
のタイミング入力Tになっている。そして、T−FF14
6、148、150、152、154の反転出力および非反転出力
Qは、それぞれR−ROM126、R−ROM228に加えられてい
る。この実施例の場合、R−ROM126には、整数分周比と
して23(22),21(20),19(18),16(15)を記憶さ
せ、また、R−ROM228には、整数分周比として22(2
1),20(19),18(17),17(16)を記憶させている。括
弧で示す分周比は、分周比の切換えに対応する補助的な
分周比を表わす。(D) ROW dividing counter 14, R-ROM 1 26, R-ROM 2 28
And the switch circuit 30 ROW dividing counter 14 has T-FFs 146, 148, 150, 152, 154
A clock pulse CP for a timing input T of the T-FF 146 and a low group pulse PL from the output side of the switch circuit 30 for a reset input R of each of the T-FFs 146 to 154.
Is added, and the inverting peripheral force of the preceding stage is used as the frequency dividing output to be the timing input T of the next stage. And T-FF14
Inverting output and non-inverting output Q of 6,148,150,152,154 are respectively added to the R-ROM 1 26, R- ROM 2 28. In this embodiment, the R-ROM 1 26 is 23 as integral dividing ratios (22), 21 (20), 19 (18), stores the 16 (15), also in R-ROM 2 28 Is 22 (2
1), 20 (19), 18 (17), 17 (16) are stored. The division ratio shown in parentheses indicates an auxiliary division ratio corresponding to the switching of the division ratio.
そして、R−ROM126、R−ROM228は、第7図に示すよ
うに、各T−FF146、148、150、152、154からの非反転
出力Q1〜Q5および反転出力1〜5と、キー入力論理
回路4からの指定信号R1〜R4とを選択するワイヤマトリ
クス回路156に対してNAND回路158、160、162、164を設
置し、各NAND回路158〜164の出力を負論理OR回路166に
加えて分周比出力NR1を得ている。また、R−ROM228
も、各T−FF146〜154からの非反転出力Q1〜Q5および反
転出力1〜5と、キー入力論理回路4からの指定信
号R1〜R4とを選択するワイヤマトリクス回路168に対し
てNAND回路170、172、174、176を設置し、各NAND回路17
0〜176の出力を負論理OR回路178に加えて分周比出力NR2
を得ている。 Then, R-ROM 1 26, R -ROM 2 28 , as shown in FIG. 7, the non-inverting output Q 1 to Q 5 and the inverted output 1 from the T-FF146,148,150,152,154 5, the NAND circuit 158, 160, 162 and 164 placed against the wire matrix circuit 156 for selecting and designating signal R 1 to R 4 from the key input logic circuit 4, the output of each NAND circuit 158 to 164 in addition to the negative logic OR circuit 166 to obtain a frequency division ratio output NR 1. Also, R-ROM 2 28
The wire matrix circuit 168 for selecting the non-inverted outputs Q 1 to Q 5 and the inverted outputs 1 to 5 from the respective T-FFs 146 to 154 and the designation signals R 1 to R 4 from the key input logic circuit 4 The NAND circuits 170, 172, 174, and 176 are installed, and each NAND circuit 17
The outputs of 0 to 176 are added to the negative logic OR circuit 178 to output the frequency division ratio output NR 2
Have gained.
各分周比出力NR1、NR2は、第2図に示すように、スイ
ッチ回路30のNAND回路180、182に加えられ、NAND回路18
0側では、分周比出力NR1とR−ROM334側からの比率出力
NR3のインバータ184による反転出力と否定論理積が取ら
れ、また、NAND回路182側では、分周比出力NR2と比率出
力NR3との否定論理積が取られる。この結果、比率出力N
R3によって分周比NR1、NR2の選択および各分周比NR1、N
R2の期間が設定される。そして、各NAND回路180、182の
出力は負論理OR回路186に加えられて論理和が取られ、
その論理出力がD−FF188のデータ入力Dになってい
る。このD−FF188のクロック入力CKには、インバータ6
4によって得られた反転クロックパルス▲▼が加え
られており、両入力によって成立する非反転出力QはNA
ND回路190に加えられてインバータ62から得られたクロ
ックパルスCPとの否定論理積が取られる。このNAND回路
190の出力は、負論理OR回路192に加えられてキー入力論
理回路4で得られたリセット信号ROW−RESETの反転リセ
ット信号▲▼との否定論理和が取ら
れて、低群パルスPLが得られる。Each of the frequency division ratio outputs NR 1 and NR 2 is applied to NAND circuits 180 and 182 of the switch circuit 30 as shown in FIG.
The 0 side, the ratio output from the division ratio output NR 1 and R-ROM 3 34 side
The inverted output of the inverter 184 of the NR 3 and the NAND are obtained, and the NAND circuit 182 obtains the NAND of the frequency division ratio output NR 2 and the ratio output NR 3 . As a result, the ratio output N
Selection of the division ratios NR 1 and NR 2 by R 3 and the respective division ratios NR 1 and N
Period R 2 is set. Then, the outputs of the NAND circuits 180 and 182 are added to a negative logic OR circuit 186 to take a logical sum,
The logical output is the data input D of D-FF188. The clock input CK of this D-FF188 is connected to the inverter 6
The inverted clock pulse ▲ ▼ obtained by step 4 is applied, and the non-inverted output Q established by both inputs is NA
The logical AND with the clock pulse CP obtained from the inverter 62 by being applied to the ND circuit 190 is obtained. This NAND circuit
The output of 190 is applied to a negative logic OR circuit 192 to perform a NOR operation on the reset signal ROW-RESET obtained by the key input logic circuit 4 and the inverted reset signal ▲ ▼ to obtain a low group pulse PL. Can be
したがって、このようなROW分周カウンタ14およびス
イッチ回路30の構成において、キー操作によってキーボ
ード2のROW1および分周比NR1が選択された場合、キー
入力論理回路4から発振回路8に対して第8図のAに示
すリセット信号RESET、負論理OR回路192に対して第8図
のBに示すリセット信号ROW−RESETの反転信号▲
▼が加えられると、インバータ62から第8
図のCに示すクロックパルスCPが出力される。この結
果、T−FF146から第8図のDに示す非反転出力Q1、T
−FF148から第8図のEに示す非反転出力Q2、T−FF150
から第8図のFに示す非反転出力Q3、T−FF152から第
8図のGに示す非反転出力Q4、T−FF154から第8図の
Hに示す非反転出力Q5が得られ、各出力はR−ROM126、
R−ROM228に加えられる。この場合、R−ROM126、R−
ROM228から得られた分周比NR1、NR2およびR−ROM334側
から得られた比率出力NR3から、NAND回路180、182およ
び負論理OR回路186を経て得られた第8図のIに示すパ
ルスが、D−FF188のデータ入力Dに加えられている。
そして、D−FF188のクロック入力CKには、反転クロッ
クパルス▲▼が加えられているので、D−FF188は
第8図のJに示す非反転出力Qを発生し、この結果、第
8図のKに示す低群パルスPLが得られる。Therefore, in such a configuration of the ROW frequency dividing counter 14 and the switch circuit 30, when the ROW 1 of the keyboard 2 and the frequency dividing ratio NR 1 are selected by the key operation, the key input logic circuit 4 sends the oscillating circuit 8 The reset signal RESET shown in FIG. 8A and the inverted signal of the reset signal ROW-RESET shown in FIG.
When ▼ is added, the inverter 62
The clock pulse CP shown in FIG. As a result, the non-inverted outputs Q 1 , T 1 shown in FIG.
Non-inverted output Q 2 to which the -FF148 shown in E of Figure 8, T-FF150
From the non-inverted output Q 3 shown in FIG. 8F, the non-inverted output Q 4 shown in FIG. 8G from the T-FF 152, and the non-inverted output Q 5 shown in FIG. 8H from the T-FF 154. each output is R-ROM 1 26,
It added to R-ROM 2 28. In this case, R-ROM 1 26, R-
From ROM 2 division ratio obtained from 28 NR 1, NR 2 and R-ROM 3 ratio output NR 3 obtained from 34 side, first obtained through a NAND circuit 180, 182 and the negative logic OR circuit 186 8 The pulse shown at I in the figure is applied to the data input D of D-FF188.
Since the inverted clock pulse パ ル ス is applied to the clock input CK of the D-FF 188, the D-FF 188 generates the non-inverted output Q shown in J of FIG. The low group pulse PL shown in K is obtained.
(e) ROW比率カウンタ32およびR−ROM334 ROW比率カウンタ32はT−FF194、196、198で構成され
ており、T−FF194のタイミング入力Tに対して低群パ
ルスPL、各T−FF194、196、198のリセット入力Rに対
してキー入力論理回路4からリセット信号ROW−RESETが
加えられて、前段の反転出力が分周出力として次段の
タイミング入力Tになっている。そして、T−FF194〜1
98の反転出力および非反転出力Qは、R−ROM334に加
えられている。この実施例の場合、R−ROM334には、整
数分周比として0,0,0,0および整数分周比として3,2,3,3
を記憶させている。(E) ROW ratio counter 32 and R-ROM 3 34 ROW ratio counter 32 is T-FF194,196,198 is composed of, T-FF194 low group pulse PL with respect to the timing input T of each T-FF194 , 196, and 198, the reset signal ROW-RESET is applied from the key input logic circuit 4, and the inverted output of the previous stage is the frequency-divided output and is the timing input T of the next stage. And T-FF194-1
Inverting output and non-inverting output Q of 98 is added to the R-ROM 3 34. In this embodiment, the R-ROM 3 34, as a 0,0,0,0 and integral dividing ratio as an integer division ratio 3,2,3,3
Is stored.
また、R−ROM334は、第9図に示すように、各T−FF
194〜198からの非反転出力Q1〜Q3および反転出力1〜
3と、キー入力論理回路4からの指定信号R1〜R4とを
選択するワイヤマトリクス回路200に対してNAND回路202
を設置し、NAND回路202の出力からインバータ203を介し
て比率出力NR4を得ている。また、ワイヤマトリクス回
路200に対してNAND回路204、206およびOR回路208を設置
し、各NAND回路204、206の出力を負論理OR回路210に加
えて比率出力NR5を得ている。Also, R-ROM 3 34, as shown in FIG. 9, the T-FF
Non-inverted outputs Q 1 to Q 3 and inverted outputs 1 to 194 to 198
3 and a NAND circuit 202 for the wire matrix circuit 200 for selecting the designated signals R 1 to R 4 from the key input logic circuit 4.
And the ratio output NR 4 is obtained from the output of the NAND circuit 202 via the inverter 203. Further, the NAND circuits 204, 206 and OR circuit 208 is placed against the wire matrix circuit 200, to obtain the ratio output NR 5 by adding the outputs of the NAND circuits 204 and 206 to the negative logic OR circuit 210.
そして、各比率出力NR4、NR5は、第2図に示すよう
に、スイッチ回路30を制御するために設置された論理回
路212のAND回路214、216に加えられ、AND回路214側で
は、比率出力NR4と低群パルスPLのインバータ218による
反転信号と論理積が取られ、また同様に、AND回路216側
でも、比率出力NR5と低群パルスPLのインバータ218によ
る反転信号と論理積が取られ、各AND回路214、216の出
力は、フリップフロップ回路を構成するNOR回路220、22
2に加えられている。この場合、NOR回路220には、リセ
ット信号ROW−RESETがゲート信号として加えられて、こ
のNOR回路220から比率出力NR3が得られる。Then, the respective ratio outputs NR 4 and NR 5 are added to the AND circuits 214 and 216 of the logic circuit 212 installed for controlling the switch circuit 30, as shown in FIG. The logical product of the ratio output NR 4 and the inverted signal of the low group pulse PL by the inverter 218 is obtained. Similarly, the AND circuit 216 also obtains the logical product of the ratio output NR 5 and the inverted signal of the low group pulse PL by the inverter 218. The outputs of the AND circuits 214 and 216 are output to NOR circuits 220 and 22 that constitute a flip-flop circuit.
2 has been added. In this case, the NOR circuit 220, the reset signal ROW-RESET is added as a gate signal, the ratio output NR 3 from the NOR circuit 220 is obtained.
したがって、たとえば、キー操作によってROW1が選択
された場合、各T−FF194〜198のリセット入力Rには、
第10図のAに示すリセット信号ROW−RESETが加えられ、
T−FF194のタイミング入力Tには、第8図のKと同一
の第10図のBに示す低群パルスPLが加えられる。この結
果、T−FF194から第10図のCに示す非反転出力Q1、T
−FF196から第10図のDに示す非反転出力Q2、T−FF198
から第10図のEに示す非反転出力Q3が得られ、これら非
反転出力Q1〜Q3および反転出力1〜3は、R−ROM3
34に加えられている。そして、R−ROM334から得られた
第10図のF、Gに示す比率出力NR4、NR5および低群パル
スPLから論理回路212によって、第10図のHに示す比率
出力NR3が得られ、第10図のIに示すように、たとえ
ば、整数22、23の分周比が交互に設定される。Therefore, for example, when ROW 1 is selected by a key operation, the reset input R of each of the T-FFs 194 to 198 includes:
A reset signal ROW-RESET shown in FIG.
To the timing input T of the T-FF 194, a low group pulse PL shown in FIG. 10B, which is the same as K in FIG. 8, is applied. As a result, the non-inverted outputs Q 1 , T 1 shown in FIG.
Non-inverted output Q 2 to which the -FF196 shown in D of FIG. 10, T-FF198
From the non-inverting output Q 3 is obtained as shown in E of FIG. 10, these non-inverted output Q 1 to Q 3 and the inverted output 1-3, R-ROM 3
34 has been added. Then, F of FIG. 10 obtained from the R-ROM 3 34, by the ratio output NR 4, NR 5 and Teigun pulse PL logic circuit 212 from that shown in G, the ratio output NR 3 shown in H of FIG. 10 As a result, as shown in FIG. 10I, for example, the division ratios of integers 22 and 23 are set alternately.
(f) 第1図に示す第1の波形発生回路Q、第2の波
形発生回路R、加算器48およびバッファ回路50 第11図は、COLUMNサイン波カウンタ36、ROWサイン波
カウンタ42、COLUMNサイン波ROM38、ROWサイン波ROM4
4、DAC40、46、加算器48およびバッファ回路50の具体的
な回路構成例を示す。(F) First waveform generating circuit Q, second waveform generating circuit R, adder 48 and buffer circuit 50 shown in FIG. 1 FIG. 11 shows COLUMN sine wave counter 36, ROW sine wave counter 42, COLUMN sine Wave ROM38, ROW sine wave ROM4
4, a specific circuit configuration example of the DACs 40 and 46, the adder 48, and the buffer circuit 50 is shown.
第11図において、COLUMNサイン波カウンタ36はT−FF
224、226、228、230、232で構成されており、T−FF224
のタイミング入力Tに対してスイッチ回路20で得られた
高群パルスPH、各T−FF224〜232のリセット入力Rに対
してリセット信号COL−RESETが加えられて、前段の反転
出力分周出力として次段のタイミング入力Tとなって
いる。そして、各T−FF224〜232の反転出力1〜5
が、COLUMNサイン波データを記憶しているCOLUMNサイン
波ROM38に読出信号として加えられている。各反転出力
1〜5によって、COLUMNサイン波ROM38から読み出
されたサイン波データD0〜D4は、D−FF234、236、23
8、240、242に対してデータ入力Dとして加えられてい
る。各D−FF234〜242には、高群パルスPHがインバータ
244を介して反転された後、クロック入力Cとして加え
られている。したがって、各D−FF234〜242の非反転出
力Qで得られるサイン波データは、DAC40に加えられて
アナログ量で表されるサイン波信号に変換される。In FIG. 11, the COLUMN sine wave counter 36 is T-FF
224, 226, 228, 230, 232, T-FF224
The high-group pulse PH obtained by the switch circuit 20 with respect to the timing input T, and the reset signal COL-RESET with respect to the reset input R of each of the T-FFs 224 to 232 are added as the inverted output divided output of the preceding stage. It is the timing input T of the next stage. Then, the inverted outputs 1 to 5 of the T-FFs 224 to 232 are output.
Is applied as a read signal to the COLUMN sine wave ROM 38 storing the COLUMN sine wave data. Each inverted output
According to 1 to 5 , the sine wave data D 0 to D 4 read from the COLUMN sine wave ROM 38 are D-FF234, 236, 23
8, 240, and 242 are added as data inputs D. Each D-FF234 ~ 242 has a high group pulse PH
After being inverted via 244, it is applied as clock input C. Therefore, the sine wave data obtained at the non-inverted output Q of each of the D-FFs 234 to 242 is applied to the DAC 40 and converted into a sine wave signal represented by an analog amount.
この実施例の場合、DAC40は、電界効果トランジスタ
(FET)246、248対によって構成されるアナログスイッ
チをD−FF234〜242に対応して設置し、各FET246、248
対のゲートにD−FF234〜242の非反転出力Qを加えてい
る。そして、各FET246、248の中点から得られるスイッ
チング出力を複数の抵抗250、252からなる抵抗回路254
に加えて、COLUMNサイン波電流iCOLに変換する。この場
合、各FET246、248対に対しては、第12図に示す基準電
圧設定回路256から基準電圧VREF1、VREF3が設定され、
また、抵抗回路254において、各抵抗250の抵抗値をR1と
すると、各抵抗252の抵抗値は2R1に設定されている。た
だし、COLUMNサイン波のプリエンファシス補正のため、
ROWサイン波発生側のDAC46の抵抗250、252の各抵抗値
は、COLUMN側のDAC40の抵抗250、252に対して1.26倍の
値になるように設定する。In the case of this embodiment, the DAC 40 is provided with an analog switch composed of a pair of field effect transistors (FETs) 246 and 248 corresponding to the D-FFs 234 to 242.
Non-inverted outputs Q of D-FF234 to 242 are added to the paired gates. The switching output obtained from the middle point of each of the FETs 246 and 248 is connected to a resistance circuit 254 composed of a plurality of resistors 250 and 252.
In addition to the COLUMN sine wave current i COL . In this case, the reference voltages V REF1 and V REF3 are set from the reference voltage setting circuit 256 shown in FIG.
Further, the resistance circuit 254, and the resistance value of each resistor 250 and R 1, the resistance value of each resistor 252 is set to 2R 1. However, for pre-emphasis correction of COLUMN sine wave,
The resistances of the resistors 250 and 252 of the DAC 46 on the ROW sine wave side are set to be 1.26 times the resistances 250 and 252 of the DAC 40 on the COLUMN side.
また、ROWサイン波カウンタ42、D−FF234〜242およ
びDAC46は、COLUMN側の回路と全く同一構成であるの
で、共通の符号を付して構成説明を省略する。The ROW sine wave counter 42, the D-FFs 234 to 242, and the DAC 46 have exactly the same configuration as the circuit on the COLUMN side.
そして、DAC40で得られたCOLUMNサイン波電流iCOLお
よびDAC46で得られたROWサイン波電流iROWは、電流路の
結合によって形成された加算器48によって合成された
後、バッファ回路50を構成する演算増幅器257の反転入
力端子(−)に加えられる。この場合、演算増幅器257
の非反転入力端子(+)には、第12図に示す基準電圧設
定回路256から基準電圧VREF2が加えられ、その出力端お
よび反転入力端子(−)には、抵抗258による帰還回路
が構成され、演算増幅器257および抵抗258によって負帰
還増幅器が構成されている。したがって、各サイン波電
流iCOL、iROWは、加算器48で合成された後、バッファ回
路50によってアナログ量で表されたDTMF信号が出力端子
52から取り出される。The COLUMN sine wave current i COL obtained by the DAC 40 and the ROW sine wave current i ROW obtained by the DAC 46 are combined by an adder 48 formed by coupling current paths, and then constitute a buffer circuit 50. It is applied to the inverting input terminal (-) of the operational amplifier 257. In this case, the operational amplifier 257
A non-inverting input terminal (+) receives a reference voltage V REF2 from a reference voltage setting circuit 256 shown in FIG. 12, and its output terminal and the inverting input terminal (−) have a feedback circuit formed by a resistor 258. The operational amplifier 257 and the resistor 258 constitute a negative feedback amplifier. Therefore, after the respective sine wave currents i COL and i ROW are synthesized by the adder 48, the DTMF signal represented by the analog amount by the buffer circuit 50 is output to the output terminal.
Taken out of 52.
そして、この実施例の場合、基準電圧設定回路256
は、第12図に示すように、トランジスタ260のエミッタ
側に抵抗262を接続するとともに、そのベース・エミッ
タ間にダイオード電圧を分割する抵抗264、266、268を
接続し、かつ、そのベース・コレクタ間に抵抗270を介
してFET272を接続したものである。そこで、キー入力論
理回路4から得られたリセット信号RESETの反転リセッ
ト信号▲▼をインバータ274で反転した後、F
ET272のゲートに対して加え、トランジスタ260のベース
から抵抗268によって設定される基準電圧VREF1、トラン
ジスタ260のベース・エミッタ間のダイオード電圧を抵
抗264、266で分割してその接続点から基準電圧VREF2、
抵抗262によって設定されてトランジスタ260のエミッタ
から基準電圧VREF3が取り出される。In the case of this embodiment, the reference voltage setting circuit 256
As shown in FIG. 12, a resistor 262 is connected to the emitter side of a transistor 260, resistors 264, 266, and 268 for dividing a diode voltage are connected between the base and emitter of the transistor 260, and the base and collector of the transistor 260 are connected to each other. An FET 272 is connected via a resistor 270 therebetween. Therefore, after the inverted reset signal ▲ ▼ of the reset signal RESET obtained from the key input logic circuit 4 is inverted by the inverter 274,
In addition to the gate of ET272, the reference voltage V REF1 set from the base of the transistor 260 by the resistor 268, the diode voltage between the base and the emitter of the transistor 260 is divided by the resistors 264 and 266, and the reference voltage V REF2 ,
The reference voltage V REF3 is taken out from the emitter of the transistor 260 by being set by the resistor 262.
したがって、第11図において、各T−FF224〜232のリ
セット入力Rに、第13図のAに示すリセット信号COL−R
ESETまたROW−RESETが加えられ、T−FF224のタイミン
グ入力Tに、第13図のBに示す高群パルスPHまたは低群
パルスPLが加えられると、T−FF224から第13図のCに
示す非反転出力Q1、T−FF226から第13図のDに示す非
反転出力Q2、T−FF228から第13図のEに示す非反転出
力Q3、T−FF230から第13図のFに示す非反転出力Q4、
T−FF232から第13図のGに示す非反転出力Q5が得られ
る。これら非反転出力Q1〜Q5のそれぞれの反転出力1
〜5によって、COLUMNサイン波ROM38またはROWサイン
波ROM44から第13図のH、J、J、K、Lに示すよう
に、反転出力1〜5に対応したディジタルサイン波
データD0、D1、D2、D3、D4が読み出される。これらディ
ジタルサイン波データD0〜D4は、各FET246、248対のゲ
ートに加えられるので、各ディジタルサイン波データD0
〜D4のレベルに応じて各FET246、248対は選択的にスイ
ッチングして、抵抗回路254から第13図のMに示すCOLUM
Nサイン波電流iCOLまたはROWサイン波電流iROWが得られ
る。Therefore, in FIG. 11, the reset signal COL-R shown in FIG.
When ESET or ROW-RESET is applied and the high group pulse PH or the low group pulse PL shown in FIG. 13B is applied to the timing input T of the T-FF224, the timing is shown in FIG. 13C from T-FF224. The non-inverted output Q 1 , the non-inverted output Q 2 shown in FIG. 13D from the T-FF226, the non-inverted output Q 3 shown in FIG. 13E from the T-FF228, and the T-FF 230 shown in FIG. Non-inverting output Q 4 ,
Non-inverting output Q 5 of the T-FF232 shown in G of FIG. 13 is obtained. Inverted output 1 of each of these non-inverted outputs Q 1 to Q 5
5 , the digital sine wave data D 0 , D 1 ,... Corresponding to the inverted outputs 1 to 5 are obtained from the COLUMN sine wave ROM 38 or the ROW sine wave ROM 44 as shown by H, J, J, K and L in FIG. D 2 , D 3 and D 4 are read. These digital sine wave data D 0 to D 4 are applied to the gates of the pair of FETs 246 and 248, so that each digital sine wave data D 0
Each FET246,248 pair in accordance with the level of to D 4 are selectively switched, shown from the resistor circuit 254 to the M of FIG. 13 COLUM
N sine wave current i COL or ROW sine wave current i ROW is obtained.
これらCOLUMNサイン波電流iCOLおよびROWサイン波電
流iROWは、合成されてDTMF信号としてバッファ回路50か
ら出力される。The COLUMN sine wave current i COL and the ROW sine wave current i ROW are combined and output from the buffer circuit 50 as a DTMF signal.
そして、第14図はキーボード2の位置情報COL1〜COL4
に対応して得られるCOLUMN比率カウンタ出力NC3の波形
およびCOLUMNサイン波信号、第15図はキーボード2の位
置情報ROW1〜ROW4に対応して得られるROW比率カウンタ
出力NR3の波形およびROWサイン波信号を表わす。FIG. 14 shows the positional information COL 1 to COL 4 of the keyboard 2.
Waveform and COLUMN sine wave signal COLUMN ratio counter output NC 3 obtained in correspondence with, FIG. 15 waveform and ROW of ROW ratio counter output NR 3 obtained corresponding to the position information ROW 1 ~ROW 4 keyboard 2 Represents a sine wave signal.
この場合、発振子10で設定される基準発振周波数frを
500kHzに設定した場合、第14図のAに示すCOLUMNサイン
波信号に対し、第14図のBに示すCOL1ではCOLUMN分周カ
ウンタ12に分周比12、13、第14図のCに示すCOL2ではCO
LUMN分周カウンタ12に分周比11、12、第14図のDに示す
COL3ではCOLUMN分周カウンタ12に分周比10、11、第14図
のEに示すCOL4ではCOLUMN分周カウンタ12に分周比9、
10が一定の時間間隔で設定される。In this case, the reference oscillation frequency fr set by the oscillator 10 is
When set to 500 kHz, for the COLUMN sine wave signal shown in FIG. 14A, for the COL 1 shown in FIG. 14B, the COLUMN frequency dividing counter 12 shows the division ratios 12, 13 and C shown in FIG. CO at COL 2
LUMN frequency dividing counter 12 has frequency dividing ratios 11, 12 as shown in FIG.
In COL 3 , the COLUMN dividing counter 12 has a dividing ratio of 10, 11, and in COL 4 shown in FIG. 14E, the COLUMN dividing counter 12 has a dividing ratio of 9,
10 is set at regular time intervals.
また、第15図のAに示すROWサイン波信号に対し、第1
5図のBに示すROW1ではROW分周カウンタ14に分周比22、
23、第15図のCに示すROW2ではROW分周カウンタ14に分
周比20、21、第15図のDに示すROW3ではROW分周カウン
タ14に分周比18、19、第15図のEに示すROW4ではROW分
周カウンタ14に分周比16、17が一定の時間間隔で設定さ
れる。In addition, the ROW sine wave signal shown in FIG.
5 In ROW 1 shown in B of FIG.
23, in the case of ROW 2 shown in FIG. 15C, the division ratios 20 and 21 are added to the ROW division counter 14, and in the case of ROW 3 shown in FIG. 15D, the division ratios 18, 19 and 15 In ROW 4 shown in FIG. 7E, division ratios 16 and 17 are set in the ROW division counter 14 at fixed time intervals.
そこで、高群周波数fCOLおよび低群周波数fROWは、 fCOL=5×105/32・NCOL …(1) fROW=5×105/32・NROW …(2) となる。ただし、5×105は基準発振周波数fr(=500kH
z)、NCOLはCOLUMN分周カウンタ12に設定される平均分
周比、NROWはROW分周カウンタ14に設定される平均分周
比、32はサイン波信号のステップ数を表わす。Therefore, high frequency group f COL and Teigun frequency f ROW becomes f COL = 5 × 10 5/ 32 · N COL ... (1) f ROW = 5 × 10 5/32 · N ROW ... (2). However, 5 × 10 5 is the reference oscillation frequency fr (= 500 kHz
z), N COL represents the average division ratio set in the COLUMN division counter 12, N ROW represents the average division ratio set in the ROW division counter 14, and 32 represents the number of steps of the sine wave signal.
平均分周比NCOL、NROWは、 NCOL=(NC1・n1+NC2・N2)/32 …(3) NROW=(NC1・n3+NC2・N4)/32 …(4) となる。The average division ratios N COL and N ROW are N COL = (NC 1 · n 1 + NC 2 · N 2 ) / 32 ... (3) N ROW = (NC 1 · n 3 + NC 2 · N 4 ) / 32 ... (4)
ただし、NC1、NC2は、それぞれCOLUMN分周カウンタ12
のC−ROM116、C−ROM218に設定された分周比を示し、
n1、n2は、それぞれNC1、NC2のサイン波−周期に出現す
る回数を示す。同様に、NR1、NR2は、それぞれROW分周
カウンタ14のR−ROM126、R−ROM228に設定された分周
比を示し、n3、n4は、それぞれNR1、NR2のサイン波−周
期に出現する回数を示す。例として、ROW1が選択された
場合、第15図のBの波形からn3=12、n4=20であるか
ら、 NROW=(23×12+22×20)/32=22.375 …(5) したがって、 fROW=5×105/22.375×32=698.32(Hz) …(6) となる。However, NC 1 and NC 2 are COLUMN frequency division counters 12
Of C-ROM 1 16, C- ROM 2 18 to indicate the set frequency dividing ratio,
n 1 and n 2 indicate the number of appearances in the sine wave-period of NC 1 and NC 2 respectively. Similarly, NR 1, NR 2 each represent the division ratio set in the R-ROM 1 26, R- ROM 2 28 of ROW frequency dividing counter 14, n 3, n 4 is NR 1 respectively, NR The number of occurrences in the sine wave-period of 2 is shown. As an example, when ROW 1 is selected, since n 3 = 12 and n 4 = 20 from the waveform of B in FIG. 15, N ROW = (23 × 12 + 22 × 20) /32=22.375 (5) Therefore, f ROW = 5 × 10 5 /22.375×32=698.32 (Hz) (6)
式(1)および(2)による計算によって得られた周
波数およびその標準周波数に対する周波数偏差(%)を
第1表に示す。Table 1 shows the frequency obtained by the calculations according to the equations (1) and (2) and the frequency deviation (%) with respect to the standard frequency.
第1表から明らかなように、原発振周波数(発振子10
で設定される基準発振周波数fr)を500kHzと低い周波数
に設定し、COL1〜COL4およびROW1〜ROW4について、各標
準周波数に対して周波数偏差をほぼ±0.2%以内に抑制
でき、周波数精度の高いDTMF信号が得られることが判
る。 As is clear from Table 1, the original oscillation frequency (oscillator 10
The reference oscillation frequency fr) is set to a low frequency of 500 kHz, and for COL 1 to COL 4 and ROW 1 to ROW 4 , the frequency deviation with respect to each standard frequency can be suppressed to within approximately ± 0.2%. It can be seen that a highly accurate DTMF signal can be obtained.
以上説明したように、この発明によれば、基準クロッ
ク信号を複数の整数分周比を選択的に切換え可能な周波
数分周手段によって分周し、その分周出力を比率計数手
段に加えて計数し、その計数出力によって周波数分周手
段に加えて任意の整数分周比を選択し、小数点分周を実
現しているので、標準周波数に対応した精度の高いDTMF
信号を得ることができるので標準周波数に対するDTMF信
号の周波数偏差を従来のものに比較してほぼ1/2程度に
低減でき、しかも、基準発振周波数を低くできるので低
消費電流化が実現でき、また、分周誤差が少ないため、
安価なセラミック発振子などの比較的ばらつきの大きい
発振子を用いることができる。As described above, according to the present invention, the reference clock signal is frequency-divided by the frequency dividing means capable of selectively switching a plurality of integer dividing ratios, and the divided output is added to the ratio counting means for counting. In addition to the frequency divider, an arbitrary integer division ratio is selected according to the count output to realize decimal point division.
Since the signal can be obtained, the frequency deviation of the DTMF signal with respect to the standard frequency can be reduced to about 1/2 compared to the conventional one, and the reference oscillation frequency can be lowered, so that current consumption can be reduced. , Because the dividing error is small,
An oscillator having a relatively large variation such as an inexpensive ceramic oscillator can be used.
第1図はこの発明のDTMF型ダイヤラの実施例を示すブロ
ック図、 第2図は第1図に示したDTMF型ダイヤラにおける選択信
号発生回路の前半回路部を示すブロック図、 第3図は第2図に示した選択信号発生回路におけるCOLU
MN分周比記憶回路の具体的な回路構成例を示す回路図、 第4図は第2図に示した選択信号発生回路におけるCOLU
MN分周カウンタの動作を示すタイミングチャート、 第5図は第2図に示した選択信号発生回路におけるCOLU
MN比率記憶回路の具体的な回路構成例を示す回路図、 第6図は第2図に示した選択信号発生回路におけるCOLU
MN比率カウンタの動作を示すタイミングチャート、 第7図は第2図に示した選択信号発生回路におけるROW
分周比記憶回路の具体的な回路構成例を示す回路図、 第8図は第2図に示した選択信号発生回路におけるROW
比率カウンタの動作を示すタイミングチャート、 第9図は第2図に示した選択信号発生回路におけるROW
比率記憶回路の具体的な回路構成例を示す回路図、 第10図は第2図に示した選択信号発生回路におけるROW
分周カウンタの動作を示すタイミングチャート、 第11図は第1図に示したDTMF型ダイヤラにおける選択信
号発生回路の後半回路部を示すブロック図、 第12図は第11図に示した選択信号発生回路の後半回路部
の基準電圧設定回路を示す回路図、 第13図は第11図に示した選択信号発生回路の後半回路部
の動作を示すタイミングチャート、 第14図および第15図は第1図および第2図に示した選択
信号発生回路の総合的な動作を示すタイミングチャー
ト、 第16図および第17図は従来のDTMF型ダイヤラにおけるDT
MF信号の形成を表わす図である。 2……キーボード 4……キー入力論理回路 6……選択信号発生回路 8……発振回路 O……第1の分周回路 P……第2の分周回路 Q……第1の波形発生回路 R……第2の波形発生回路 12……第1のCOLUMN分周カウンタ 14……第1のROW分周カウンタ 16……第1のCOLUMN分周比記憶回路 18……第2のCOLUMN分周比記憶回路 20……第1のスイッチ回路 30……第2のスイッチ回路 22……第2のCOLUMN比率カウンタ 24……第3のCOLUMN比率記憶回路 26……第1のROW分周比記憶回路 28……第2のROW分周比記憶回路 32……第2のROW比率カウンタ 34……第3のROW比率記憶回路 48……加算器FIG. 1 is a block diagram showing an embodiment of a DTMF type dialer of the present invention, FIG. 2 is a block diagram showing a first half circuit portion of a selection signal generation circuit in the DTMF type dialer shown in FIG. 1, and FIG. COLU in the selection signal generation circuit shown in FIG.
FIG. 4 is a circuit diagram showing a specific circuit configuration example of the MN frequency division ratio storage circuit. FIG. 4 shows a COLU in the selection signal generation circuit shown in FIG.
FIG. 5 is a timing chart showing the operation of the MN frequency dividing counter. FIG. 5 shows the COLU in the selection signal generating circuit shown in FIG.
FIG. 6 is a circuit diagram showing a specific example of a circuit configuration of the MN ratio storage circuit. FIG. 6 shows a COLU in the selection signal generation circuit shown in FIG.
FIG. 7 is a timing chart showing the operation of the MN ratio counter. FIG. 7 shows the ROW in the selection signal generation circuit shown in FIG.
FIG. 8 is a circuit diagram showing a specific example of a circuit configuration of the frequency division ratio storage circuit. FIG. 8 is a diagram showing a ROW in the selection signal generation circuit shown in FIG.
FIG. 9 is a timing chart showing the operation of the ratio counter. FIG. 9 is a timing chart showing the ROW in the selection signal generating circuit shown in FIG.
FIG. 10 is a circuit diagram showing a specific example of a circuit configuration of the ratio storage circuit. FIG. 10 is a circuit diagram showing a ROW in the selection signal generation circuit shown in FIG.
FIG. 11 is a timing chart showing the operation of the frequency dividing counter. FIG. 11 is a block diagram showing the latter half circuit portion of the selection signal generation circuit in the DTMF type dialer shown in FIG. 1. FIG. 12 is the generation of the selection signal shown in FIG. FIG. 13 is a circuit diagram showing a reference voltage setting circuit of the latter half circuit portion of the circuit, FIG. 13 is a timing chart showing the operation of the latter half circuit portion of the selection signal generating circuit shown in FIG. 11, FIG. 14 and FIG. 16 and 17 are timing charts showing the overall operation of the selection signal generation circuit shown in FIG. 2 and FIG.
FIG. 4 is a diagram illustrating formation of an MF signal. 2 ... keyboard 4 ... key input logic circuit 6 ... selection signal generation circuit 8 ... oscillation circuit O ... first frequency divider P ... second frequency divider Q ... first waveform generator R: second waveform generation circuit 12: first COLUMN frequency division counter 14: first ROW frequency division counter 16: first COLUMN frequency division ratio storage circuit 18: second COLUMN frequency division Ratio storage circuit 20 First switch circuit 30 Second switch circuit 22 Second COLUMN ratio counter 24 Third COLUMN ratio storage circuit 26 First ROW frequency division ratio storage circuit 28 second ROW ratio storage circuit 32 second ROW ratio counter 34 third ROW ratio storage circuit 48 adder
Claims (1)
(8)と、第1の分周回路(O)と、第2の分周回路
(P)と、第1の波形発生回路(Q)と、第2の波形発
生回路(R)と、加算器(48)とを有する選択信号発生
回路(6)であって、 第1の分周回路(O)は、第1のCOLUMN分周カウンタ
(12)と、第1のCOLUMN分周比記憶回路(16)と、第2
のCOLUMN分周比記憶回路(18)と、スイッチ回路(20)
と、第2のCOLUMN比率カウンタ(22)と、第3のCOLUMN
比率記憶回路(24)とを有し、キー入力論理回路(4)
からの指定信号を受けることにより、第1のCOLUMN分周
比記憶回路(16)から第1の列側整数分周比、第2のCO
LUMN分周比記憶回路(18)から第2の列側整数分周比、
第3のCOLUMN比率記憶回路(24)から第3の列側整数分
周比を読み出し、第1のCOLUMN分周カウンタ(12)は、
スイッチ回路(20)によって選択された第1の列側整数
分周比又は第2の列側整数分周比に応じて発振回路
(8)からの基準信号を分周し、その分周出力を第1の
COLUMN分周比記憶回路(16)又は/及び第2のCOLUMN分
周比記憶回路(18)に入力し、第2のCOLUMN比率カウン
タ(22)はスイッチ回路(20)から出力される第1の列
側分周比又は第2の列側分周比を分周し、その分周出力
を第3のCOLUMN比率記憶回路(24)に加えて第3の列側
整数分周比を読み出し、この第3の列側整数分周比をス
イッチ回路(20)に加えて第1の列側整数分周比又は第
2の列側整数分周比を選択することにより、高群パルス
を発生し、 第2の分周回路(P)は、第1のROM分周カウンタ(1
4)と、第1のROW分周比記憶回路(28)と、第2のROW
分周比記憶回路(28)と、スイッチ回路(30)と、第2
のROW比率カウンタ(32)と、第3のROW比率記憶回路
(34)とを有し、キー入力論理回路(4)からの指定信
号を受けることにより、第1のROW分周カウンタ(14)
から第1の行側整数分周比、第2のROW分周比記憶回路
(28)から第2の行側整数分周比、第3のROW比率記憶
回路(34)から第3の行側整数分周比を読み出し、第1
のROW分周カウンタ(14)は、スイッチ回路(30)によ
って選択された第1の行側整数分周比又は第2の行側整
数分周比に応じて発振回路(8)からの基準信号を分周
し、その分周出力を第1のROW分周比記憶回路(26)又
は/及び第2のROW分周比記憶回路(28)に入力し、第
2のROW比率カウンタ(32)はスイッチ回路(30)から
出力される第1の行側整数分周比又は第2の行側整数分
周比を分周し、その分周出力を第3のROW比率記憶回路
(34)に加えて第3の行側整数分周比を読み出し、この
第3の行側整数分周比をスイッチ回路(30)に加えて第
1の行側整数分周比又は第2の行側整数分周比を選択す
ることにより低群パルスを発生し、 第1の波形発生回路(Q)は、第1の分周回路(O)か
ら高群パルスを入力して第1の波形出力を発生し、 第2の波形発生回路(R)は、第2の分周回路(P)か
ら低群パルスを入力して第2の波形出力を発生し、 加算器(48)は、第1の波形発生回路(Q)からの第1
の波形出力と、第2の波形発生回路(R)からの第2の
波形出力とを入力し、両者を加算してキー入力論理回路
(4)に入力したキーボード(2)に対応する番号又は
記号を表す選択信号を発生する DTMF型ダイヤラ。1. A key input logic circuit (4), an oscillation circuit (8), a first frequency divider (O), a second frequency divider (P), and a first waveform generator ( Q), a second signal generation circuit (6) having a second waveform generation circuit (R), and an adder (48), wherein the first frequency division circuit (O) includes a first COLUMN division circuit. A frequency counter (12), a first COLUMN frequency division ratio storage circuit (16),
COLUMN frequency division ratio storage circuit (18) and switch circuit (20)
A second COLUMN ratio counter (22) and a third COLUMN
A key input logic circuit (4) having a ratio storage circuit (24);
From the first COLUMN frequency division ratio storage circuit (16), the first column-side integer frequency division ratio and the second CO
The second column-side integer division ratio from the LUMN division ratio storage circuit (18),
The third column-side integer division ratio is read from the third COLUMN ratio storage circuit (24), and the first COLUMN division counter (12)
The reference signal from the oscillation circuit (8) is divided according to the first column-side integer division ratio or the second column-side integer division ratio selected by the switch circuit (20), and the divided output is output. First
The COLUMN frequency division ratio storage circuit (16) or / and the second COLUMN frequency division ratio storage circuit (18) are input to the second COLUMN ratio counter (22). The column-side division ratio or the second column-side division ratio is divided, the divided output is applied to a third COLUMN ratio storage circuit (24), and a third column-side integer division ratio is read out. A high-group pulse is generated by adding the third column-side integer division ratio to the switch circuit (20) and selecting the first column-side integer division ratio or the second column-side integer division ratio. The second frequency dividing circuit (P) includes a first ROM frequency dividing counter (1
4), a first ROW division ratio storage circuit (28), and a second ROW
The dividing ratio storage circuit (28), the switch circuit (30), and the second
ROW ratio counter (32) and a third ROW ratio storage circuit (34), and receives a designated signal from the key input logic circuit (4) to generate a first ROW division counter (14).
From the first row-side integer division ratio, from the second ROW division ratio storage circuit (28) to the second row-side integer division ratio, and from the third ROW ratio storage circuit (34) to the third row side. Read out the integer division ratio,
The ROW frequency dividing counter (14) of the first embodiment outputs a reference signal from the oscillation circuit (8) according to the first row-side integer division ratio or the second row-side integer division ratio selected by the switch circuit (30). And the divided output is input to the first ROW division ratio storage circuit (26) and / or the second ROW division ratio storage circuit (28), and the second ROW ratio counter (32) Divides the first row-side integer division ratio or the second row-side integer division ratio output from the switch circuit (30) and stores the divided output in the third ROW ratio storage circuit (34). In addition, a third row-side integer division ratio is read out, and the third row-side integer division ratio is added to the switch circuit (30) to add the first row-side integer division ratio or the second row-side integer division ratio. The first waveform generating circuit (Q) receives the high-group pulse from the first frequency dividing circuit (O) to generate a first waveform output by selecting a frequency ratio. The first The waveform generating circuit (R) receives the low group pulse from the second frequency dividing circuit (P) to generate a second waveform output, and the adder (48) outputs the first waveform generating circuit (Q). First from
And the second waveform output from the second waveform generation circuit (R) are input, the two are added, and the number corresponding to the keyboard (2) input to the key input logic circuit (4) or A DTMF dialer that generates a selection signal representing a symbol.
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JPS62154836A JPS62154836A (en) | 1987-07-09 |
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ID=17836953
Family Applications (1)
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JP60296700A Expired - Lifetime JP2659361B2 (en) | 1985-12-26 | 1985-12-26 | DTMF type dialer |
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