JPH10171548A - Intermediate phase clock generating circuit - Google Patents
Intermediate phase clock generating circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、周波数は同じく位
相の異なる二つの入力クロック信号に応じて、これらの
クロック信号の中間位相を有するクロック信号を生成す
る中間位相クロック生成回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an intermediate phase clock generating circuit for generating a clock signal having an intermediate phase between clock signals in response to two input clock signals having the same frequency but different phases.
【０００２】[0002]
【従来の技術】共通のシステムクロック信号により動作
タイミングが制御されるいわゆる同期型回路において
は、クロック信号の転送線遅延などで生じた遅延時間に
より、回路の異なる部分の動作タイミングずれが生じる
ことがある。これを回避するため、途中で折り返された
一対のクロック信号転送線上、折り返し点から見て等距
離にある二つのノードから位相の異なる二つのクロック
信号を取り出して、両者の中間位相を有するクロック信
号を発生することにより、回路の任意の部分において
も、タイミングずれのない動作クロック信号を得られ
る。2. Description of the Related Art In a so-called synchronous circuit in which the operation timing is controlled by a common system clock signal, the operation timing of different portions of the circuit may be shifted due to a delay time caused by a transfer line delay of the clock signal. is there. In order to avoid this, two clock signals having different phases are extracted from two nodes equidistant from the folding point on a pair of clock signal transfer lines folded halfway, and a clock signal having an intermediate phase between the two. , An operation clock signal without timing deviation can be obtained in any part of the circuit.
【０００３】図１２は従来の中間位相クロック生成回路
の一構成例を示す回路図である。図１２に示すように、
本例の中間位相クロック生成回路は、二つの演算増幅器
（オペアンプ）ＡＭＰ1 ，ＡＭＰ2 および比較器（コン
パレータ）ＣＭＰにより構成されている。FIG. 12 is a circuit diagram showing a configuration example of a conventional intermediate phase clock generation circuit. As shown in FIG.
The intermediate phase clock generation circuit of the present example is composed of two operational amplifiers (op-amps) AMP 1 and AMP 2 and a comparator (comparator) CMP.
【０００４】オペアンプＡＭＰ1 ，ＡＭＰ2 に位相の異
なるクロック信号ＣＬＫ1 ，ＣＬＫ2 が入力され、そし
て、これらのオペアンプの出力信号がコンパレータＣＭ
Ｐに入力され、コンパレータＣＭＰにより入力されたク
ロック信号ＣＬＫ1 ，ＣＬＫ2 の中間位相のクロック信
号ＣＬＫ3 が生成される。[0006] Clock signals CLK 1 and CLK 2 having different phases are input to operational amplifiers AMP 1 and AMP 2 , and output signals of these operational amplifiers are supplied to a comparator CM.
Is inputted to the P, the clock signal CLK 3 of the input clock signal CLK 1, CLK 2 intermediate phase is generated by the comparator CMP.
【０００５】以下、図１２を参照しつつ、本例の中間位
相クロック生成回路の構成および動作について、簡単に
説明する。クロック信号ＣＬＫ1 ，ＣＬＫ2 はそれぞれ
入力端子Ｔ1 ，Ｔ2 に入力される。入力端子Ｔ1 は抵抗
素子Ｒ1 を介してオペアンプＡＭＰ1 の反転入力端子
“−”に接続され、オペアンプＡＭＰ1 の非反転入力端
子“＋”は基準電圧Ｖref の供給線に接続されている。
さらにオペアンプＡＭＰ1 の反転入力端子“−”と出力
端子ＮＤ1 間にキャパシタＣ1 が接続されている。Hereinafter, the configuration and operation of the intermediate phase clock generation circuit of the present embodiment will be briefly described with reference to FIG. Clock signals CLK 1 and CLK 2 are input to input terminals T 1 and T 2 , respectively. The input terminal T 1 is connected to the inverting input terminal “−” of the operational amplifier AMP 1 via the resistance element R 1, and the non-inverting input terminal “+” of the operational amplifier AMP 1 is connected to the supply line of the reference voltage Vref . .
Furthermore the inverting input terminal of the operational amplifier AMP 1 "-" and the capacitor C 1 is connected between the output terminal ND 1.
【０００６】入力端子Ｔ2 が抵抗素子Ｒ2 を介してオペ
アンプＡＭＰ2 の反転入力端子“−”に接続され、オペ
アンプＡＭＰ2 の非反転入力端子“＋”は基準電圧Ｖ
ref の供給線に接続されている。さらにオペアンプＡＭ
Ｐ2 の反転入力端子“−”と出力端子ＮＤ2 間にキャパ
シタＣ2 が接続されている。The input terminal T 2 is connected to the inverting input terminal “−” of the operational amplifier AMP 2 via the resistance element R 2, and the non-inverting input terminal “+” of the operational amplifier AMP 2 is connected to the reference voltage V
It is connected to the ref supply line. Further operational amplifier AM
Inverting input terminal of the P 2 "-" and the capacitor C 2 is connected between the output terminal ND 2.
【０００７】オペアンプＡＭＰ1 の出力端子ＮＤ1 は抵
抗素子Ｒ3 を介してコンパレータＣＭＰの反転入力端子
“−”に接続され、オペアンプＡＭＰ2 の出力端子ＮＤ
2 は抵抗素子Ｒ4 を介してコンパレータＣＭＰの非反転
入力端子“＋”に接続されている。コンパレータＣＭＰ
の出力端子は中間位相クロック信号ＣＬＫ3 の出力端子
Ｔ3 に接続されている。The output terminal ND 1 of the operational amplifier AMP 1 is connected to the inverting input terminal “−” of the comparator CMP via the resistor R 3, and the output terminal ND of the operational amplifier AMP 2
2 is connected to the non-inverting input terminal "+" of the comparator CMP through a resistor R 4. Comparator CMP
The output terminal is connected to the output terminal T 3 of the intermediate phase clock signal CLK 3.
【０００８】オペアンプＡＭＰ1 、抵抗素子Ｒ1 および
キャパシタＣ1 により積分回路が構成され、オペアンプ
ＡＭＰ1 の出力端子ＮＤ1 に入力端子Ｔ1 に入力された
信号の積分信号が得られる。同様に、オペアンプＡＭＰ
2 、抵抗素子Ｒ2 およびキャパシタＣ2 により積分回路
が構成され、オペアンプＡＭＰ2 の出力端子ＮＤ2 に入
力端子Ｔ2 に入力された信号の積分信号が得られる。The operational amplifier AMP 1 , the resistance element R 1 and the capacitor C 1 form an integrating circuit, and an integrated signal of the signal input to the input terminal T 1 is obtained at the output terminal ND 1 of the operational amplifier AMP 1 . Similarly, the operational amplifier AMP
2, the resistance element R 2 and capacitor C 2 is constructed integral circuit, the integrated signal of the operational amplifier AMP 2 output terminal ND 2 to the input terminal T 2 is input to the signal.
【０００９】ここで、クロック信号ＣＬＫ1 ，ＣＬＫ2
の周波数に応じてこれらの積分回路の時定数を設定する
ことにより、図１３に示す三角形の信号（三角波）Ｖ
ND1 ，ＶND2 が得られる。なお、オペアンプＡＭＰ1 の
出力端子ＮＤ1 とオペアンプＡＭＰ2 から得られた三角
波ＶND1 ，ＶND2 の位相差は、クロック信号ＣＬＫ1 ，
ＣＬＫ2 の位相差と同じである。Here, the clock signals CLK 1 and CLK 2
By setting the time constants of these integrating circuits in accordance with the frequency of the triangular signal (triangular wave) V shown in FIG.
ND1 and VND2 are obtained. The phase difference of the operational amplifier AMP 1 of the output terminal ND 1 and the operational amplifier AMP 2 triangular wave V ND1 obtained from, V ND2 the clock signal CLK 1,
Is the same as the phase difference between CLK 2.
【００１０】積分回路により得られた二つの三角波Ｖ
ND1 ，ＶND2 を抵抗素子Ｒ3 ，Ｒ4 を介してそれぞれコ
ンパレータＣＭＰの反転入力端子“−”および非反転入
力端子“＋”に入力することで、クロック信号ＣＬ
Ｋ1 ，ＣＬＫ2 の中間位相を有するクロック信号ＣＬＫ
3 がコンパレータＣＭＰの出力端子に出力される。Two triangular waves V obtained by the integrating circuit
ND1, V ND2 the resistance element R 3, the inverting input terminal of each through R 4 comparator CMP "-" By entering into and the non-inverting input terminal "+", the clock signal CL
Clock signal CLK having an intermediate phase between K 1 and CLK 2
3 is output to the output terminal of the comparator CMP.
【００１１】[0011]
【発明が解決しようとする課題】ところで、上述した従
来の中間位相クロック生成回路は、オペアンプ、抵抗素
子およびキャパシタを使用したアナログ回路により構成
され、半導体基板上に形成される抵抗素子およびキャパ
シタの精度は低いので、中間位相クロック生成回路の動
作精度が低下する恐れがある。また、抵抗素子およびキ
ャパシタなどを基板上に形成するために、回路レイアウ
ト面積の増大を招くという問題がある。The above-mentioned conventional intermediate phase clock generation circuit is constituted by an analog circuit using an operational amplifier, a resistance element and a capacitor, and has an accuracy of the resistance element and the capacitor formed on the semiconductor substrate. , The operation accuracy of the intermediate phase clock generation circuit may be reduced. In addition, there is a problem that a circuit layout area is increased because a resistance element and a capacitor are formed on a substrate.
【００１２】本発明はかかる事情に鑑みてなされたもの
であり、その目的は動作精度を低下させることなく、し
かも回路レイアウト面積の増大を防止できる中間位相ク
ロック生成回路を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an intermediate phase clock generation circuit capable of preventing an increase in circuit layout area without lowering operation accuracy.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するた
め、本発明は位相の異なる第１および第２のクロック信
号の中間位相を有するクロック信号を生成する中間位相
クロック生成回路であって、上記第１のクロック信号を
第１の遅延時間で遅延して出力する第１の遅延回路と、
上記第１の遅延回路の出力クロック信号を第２の遅延時
間で遅延して出力する第２の遅延回路と、上記第２の遅
延回路の出力信号の位相と上記第２のクロック信号の位
相を比較し、比較結果に応じた位相差信号を出力する位
相比較回路と、上記位相差信号に応じて上記第２の遅延
回路の出力信号の位相と上記第２のクロック信号の位相
と一致するように上記第１および第２の遅延回路の遅延
時間を制御する遅延制御回路とを有する。According to the present invention, there is provided an intermediate phase clock generating circuit for generating a clock signal having an intermediate phase between first and second clock signals having different phases. A first delay circuit that delays and outputs the first clock signal by a first delay time;
A second delay circuit for delaying the output clock signal of the first delay circuit by a second delay time and outputting the delayed clock signal; and setting a phase of the output signal of the second delay circuit and a phase of the second clock signal to each other. A phase comparing circuit for comparing and outputting a phase difference signal according to the comparison result, and a phase of an output signal of the second delay circuit and a phase of the second clock signal matching the phase difference signal. And a delay control circuit for controlling the delay time of the first and second delay circuits.
【００１４】また、本発明では好適には上記第１および
第２の遅延回路の遅延時間は同じである。In the present invention, preferably, the first and second delay circuits have the same delay time.
【００１５】また、本発明では位相の異なる第１および
第２のクロック信号の中間位相を有するクロック信号を
生成する中間位相クロック生成回路であって、複数の遅
延素子が直列接続して構成され、上記第１のクロック信
号を第１の遅延時間で遅延して出力する第１の遅延回路
と、複数の遅延素子が直列接続して構成され、上記第１
の遅延回路の出力信号を第２の遅延時間で遅延して出力
する第２の遅延回路と、上記第２のクロック信号により
設定したタイミングで上記第２の遅延回路を構成する各
遅延素子の出力信号を出力端子に転送する複数のフリッ
プフロップにより構成され、上記各フリップフロップの
出力信号を上記第１および第２の遅延回路を構成する各
遅延素子に入力し、各遅延素子の遅延時間を制御し、上
記第２の遅延回路の出力信号の位相と上記第２のクロッ
ク信号の位相と一致するように上記第１および第２の遅
延回路の遅延時間を制御する遅延時間制御回路とを有す
る。Further, according to the present invention, there is provided an intermediate phase clock generating circuit for generating a clock signal having an intermediate phase between the first and second clock signals having different phases, wherein a plurality of delay elements are connected in series, A first delay circuit configured to delay and output the first clock signal by a first delay time and a plurality of delay elements connected in series;
A second delay circuit for delaying the output signal of the delay circuit by a second delay time and outputting the same, and an output of each delay element constituting the second delay circuit at a timing set by the second clock signal. A plurality of flip-flops for transferring a signal to an output terminal; inputting an output signal of each of the flip-flops to each of delay elements constituting the first and second delay circuits to control a delay time of each of the delay elements; And a delay time control circuit for controlling the delay times of the first and second delay circuits so that the phase of the output signal of the second delay circuit matches the phase of the second clock signal.
【００１６】さらに、本発明では好適には上記第１およ
び第２の遅延回路は、例えば、ｍ（ｍは正整数）段の遅
延素子により構成され、上記位相比較回路は上記第２の
クロック信号により動作タイミングが制御されるｍ段の
フリップフロップにより構成され、上記第２の遅延回路
を構成する各遅延素子の出力信号は上記位相比較回路を
構成する各フリップフロップのデータ入力端子に入力さ
れ、これらフリップフロップの出力信号は上記第１およ
び第２の遅延回路に供給され、これらの遅延回路を構成
する各遅延素子の遅延時間を制御する。Further, in the present invention, preferably, the first and second delay circuits are constituted by, for example, m (m is a positive integer) stages of delay elements, and the phase comparison circuit is provided by the second clock signal. And an output signal of each delay element forming the second delay circuit is input to a data input terminal of each flip-flop forming the phase comparison circuit. Output signals of these flip-flops are supplied to the first and second delay circuits, and control the delay time of each delay element constituting these delay circuits.
【００１７】本発明によれば、直列に接続された第１お
よび第２の遅延回路により入力された第１のクロック信
号を遅延させ、位相比較器により第２の遅延回路から得
られたクロック信号と第２の入力クロック信号との位相
を比較して、比較結果に応じた位相差信号を発生し、遅
延制御回路に出力する。遅延制御回路は位相比較器から
の位相差信号に応じて第１および第２の遅延回路の遅延
時間を制御する。このため、例えば、第１の遅延回路と
第２の遅延回路の遅延時間が同じく、かつ、遅延制御回
路により第２の遅延回路から出力された遅延信号の位相
が第２の入力クロック信号の位相と一致するように遅延
時間が制御された場合、上記第１と第２の遅延回路の中
間点、即ち上記第１の遅延回路の出力端子から、第１お
よび第２のクロック信号の中間位相を有するクロック信
号が得られる。According to the present invention, the first clock signal input is delayed by the first and second delay circuits connected in series, and the clock signal obtained from the second delay circuit by the phase comparator is delayed. And a phase difference signal corresponding to the comparison result, and outputs the phase difference signal to the delay control circuit. The delay control circuit controls the delay time of the first and second delay circuits according to the phase difference signal from the phase comparator. For this reason, for example, the delay times of the first delay circuit and the second delay circuit are the same, and the phase of the delay signal output from the second delay circuit by the delay control circuit is the phase of the second input clock signal. When the delay time is controlled so as to be equal to the intermediate phase between the first and second clock signals from the intermediate point between the first and second delay circuits, that is, from the output terminal of the first delay circuit. Clock signal is obtained.
【００１８】このように、本発明の中間位相クロック生
成回路はディジタル回路により構成できるので、アナロ
グ回路では積分回路を構成するに必要な抵抗素子および
キャパシタは不要となり、回路の動作精度の向上が図
れ、かつ、基板上回路のレイアウト面積の増大を回避で
きる。As described above, since the intermediate phase clock generation circuit of the present invention can be constituted by a digital circuit, the analog circuit does not require a resistor element and a capacitor necessary for forming an integration circuit, and the operation accuracy of the circuit can be improved. In addition, an increase in the layout area of the circuit on the substrate can be avoided.
【００１９】[0019]
【発明の実施の形態】第１実施形態 図１は本発明に係る中間位相クロック生成回路の第１の
実施形態を示すブロック図である。本実施形態の中間位
相クロック生成回路は遅延回路１０，２０、位相比較器
３０および遅延制御回路４０により構成されている。な
お、本例においては、遅延回路１０と２０は入力信号に
対して同じ遅延時間ｔD を与えるものとし、かつ、遅延
時間ｔD は遅延制御回路４０からの制御信号Ｓ４０に応
じて制御される。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a block diagram showing a first embodiment of an intermediate phase clock generation circuit according to the present invention. The intermediate phase clock generation circuit according to the present embodiment includes delay circuits 10, 20, a phase comparator 30, and a delay control circuit 40. In this example, the delay circuits 10 and 20 give the same delay time t D to the input signal, and the delay time t D is controlled according to the control signal S 40 from the delay control circuit 40. .
【００２０】遅延回路１０にクロック信号ＣＬＫ1 が入
力される。クロック信号ＣＬＫ1 が遅延回路１０により
遅延時間ｔD で遅延されて、さらに遅延回路２０に入力
される。遅延回路２０に入力されたクロック信号が遅延
時間ｔD で遅延され位相比較器３０に入力される。The clock signal CLK 1 is input to the delay circuit 10. Clock signal CLK 1 is delayed by delay circuit 10 for a delay time t D and further input to delay circuit 20. The clock signal input to the delay circuit 20 is delayed by the delay time t D and input to the phase comparator 30.
【００２１】位相比較器３０は遅延回路２０から入力さ
れた遅延信号と外部から入力されたクロック信号ＣＬＫ
2 の位相を比較して、比較結果に応じて位相差信号Ｓ３
０を発生し、遅延制御回路４０に出力する。The phase comparator 30 includes a delay signal input from the delay circuit 20 and an externally input clock signal CLK.
2 and compares the phase difference signal S3 according to the comparison result.
0 is generated and output to the delay control circuit 40.
【００２２】遅延制御回路４０は位相比較器３０からの
位相差信号Ｓ３０を受けて、これに応じて遅延回路１
０，２０の遅延時間ｔD を制御するための遅延時間制御
信号Ｓ４０を発生し、それぞれ遅延回路１０，２０に出
力する。The delay control circuit 40 receives the phase difference signal S30 from the phase comparator 30, and responds accordingly to the delay circuit 1
A delay time control signal S40 for controlling the delay times t D of 0 and 20 is generated and output to the delay circuits 10 and 20, respectively.
【００２３】上述した中間位相クロック生成回路によ
り、入力端子Ｔ1 に入力されたクロック信号ＣＬＫ1 は
遅延回路１０により遅延時間ｔD で遅延され、さらに遅
延回路２０に入力される。遅延回路２０により遅延回路
１０の出力信号はさらに遅延時間ｔD で遅延され、遅延
信号は位相比較器３０に出力される。[0023] The aforementioned intermediate phase clock generating circuit, the clock signal CLK 1 which is input to the input terminal T 1 is delayed by the delay time t D by the delay circuit 10, is further input to the delay circuit 20. The output signal of delay circuit 10 is further delayed by delay circuit 20 by delay time t D , and the delayed signal is output to phase comparator 30.
【００２４】位相比較器３０により遅延回路２０からの
遅延したクロック信号Ｓ２０と入力端子Ｔ2 に入力され
たクロック信号ＣＬＫ2 との位相が比較され、これらの
信号の位相差に応じた位相差信号Ｓ３０が生成され、遅
延制御回路４０に出力される。The phases of the phase comparator 30 the clock signal CLK 2 input clock signal S20 delayed from the delay circuit 20 to the input terminal T 2 by are compared, the phase difference signal corresponding to the phase difference between these signals S30 is generated and output to the delay control circuit 40.
【００２５】遅延制御回路４０により遅延制御信号Ｓ４
０が生成され、それぞれ遅延回路１０および遅延回路２
０に出力される。遅延制御信号Ｓ４０により遅延回路１
０および遅延回路２０の遅延時間ｔD が制御される。そ
の結果、例えば、遅延回路２０により出力された遅延信
号の位相が入力端子Ｔ2 から入力されたクロック信号Ｃ
ＬＫ2 の位相と一致するように制御される。The delay control circuit 40 controls the delay control signal S4
0 are generated, and the delay circuit 10 and the delay circuit 2
Output to 0. The delay circuit 1 is controlled by the delay control signal S40.
0 and the delay time t D of the delay circuit 20 are controlled. As a result, for example, the phase of the delay signal output from the delay circuit 20 is changed to the clock signal C input from the input terminal T 2.
It is controlled so as to coincide with LK 2 phase.
【００２６】このため、信号Ｓ２０とクロック信号ＣＬ
Ｋ2 との位相が一致するとき、遅延回路１０の出力端子
からクロック信号ＣＬＫ1 とクロック信号ＣＬＫ2 の中
間位相を有するクロック信号ＣＬＫ3 が得られる。Therefore, the signal S20 and the clock signal CL
When the phase of the K 2 are identical, the clock signal CLK 3 having the intermediate phase from the output terminal of the clock signal CLK 1 and clock signal CLK 2 of the delay circuit 10 is obtained.
【００２７】以下、図２〜図７を参照しつつ、本実施形
態の中間位相クロック生成回路の詳細な回路構成および
その動作について説明する。前述のように、遅延回路１
０，２０は同様の構成を有し、遅延制御回路４０から遅
延制御信号Ｓ４０を受け、入力信号に対して同様な遅延
時間ｔD を与える。ここで、遅延回路１０を例として本
実施形態に用いられている遅延回路の構成および動作を
説明する。Hereinafter, the detailed circuit configuration and operation of the intermediate phase clock generation circuit of the present embodiment will be described with reference to FIGS. As described above, the delay circuit 1
0 and 20 have the same configuration, receive the delay control signal S40 from the delay control circuit 40, and give a similar delay time t D to the input signal. Here, the configuration and operation of the delay circuit used in the present embodiment will be described using the delay circuit 10 as an example.
【００２８】図２は遅延回路１０の一構成例を示す回路
図である。図示のように、遅延回路１０は、例えば、６
つの遅延段１１，１２，１３，１４，１５，１６により
構成されている。これらの遅延段は直列に接続されてい
る。即ち、前段の遅延段の出力端子は後段の遅延段の入
力端子に接続されている。初段の遅延段１１の入力端子
はクロック信号の入力端子ＴINに接続され、最後の遅延
段１６の出力端子は遅延信号の出力端子ＴOUT に接続さ
れている。なお、本実施形態において、遅延回路を構成
する遅延段の段数は６に限定するものではなく、動作精
度および動作安定性などを考慮して、遅延段数を適切に
設定できる。FIG. 2 is a circuit diagram showing an example of the configuration of the delay circuit 10. As illustrated, the delay circuit 10 includes, for example, 6
And two delay stages 11, 12, 13, 14, 15, 16. These delay stages are connected in series. That is, the output terminal of the preceding delay stage is connected to the input terminal of the following delay stage. The input terminal of the first delay stage 11 is connected to the input terminal T IN of the clock signal, and the output terminal of the last delay stage 16 is connected to the output terminal T OUT of the delay signal. In the present embodiment, the number of delay stages forming the delay circuit is not limited to six, and the number of delay stages can be appropriately set in consideration of operation accuracy and operation stability.
【００２９】各遅延段１１，１２，１３，１４，１５，
１６の遅延時間は遅延制御回路４０からの遅延制御信号
Ｓ４０１，Ｓ４０２，Ｓ４０３，Ｓ４０４，Ｓ４０５，
Ｓ４０６により制御される。Each of the delay stages 11, 12, 13, 14, 15,
The delay time of 16 corresponds to the delay control signals S401, S402, S403, S404, S405,
It is controlled by S406.
【００３０】各遅延段１１，１２，…，１６は同様な構
成を有するので、ここで、その中の一つ、例えば、遅延
段１１の構成および動作を図３、図４を参照しつつ、説
明する。遅延段１１はバッファＢＵＦ1 、遅延素子ＤＬ
Ｙ1 およびスイッチＳＷ1 により構成されている。図３
（ａ）は遅延段１１の構成を示し、図３（ｂ）および図
３（ｃ）はそれぞれ遅延段１１を構成する遅延素子ＤＬ
Ｙ1 およびスイッチＳＷ1 の構成を示している。Since each of the delay stages 11, 12,..., 16 has a similar configuration, the configuration and operation of one of them, for example, the delay stage 11, will be described with reference to FIGS. explain. The delay stage 11 includes a buffer BUF 1 , a delay element DL
It is composed of Y 1 and a switch SW 1 . FIG.
3A shows the configuration of the delay stage 11. FIGS. 3B and 3C show the delay elements DL constituting the delay stage 11, respectively.
Y 1 and shows the configuration of the switch SW 1.
【００３１】遅延段１１の入力端子Ｔ00は前段の出力端
子に接続され、出力端子Ｔ01は後段の入力端子に接続さ
れている。また、入力端子ＴC から遅延制御信号Ｓ４０
１が入力される。バッファＢＵＦ1 の入力端子は遅延段
１１の入力端子Ｔ00に接続され、出力端子は遅延素子Ｄ
ＬＹ1 の入力端子およびスイッチＳＷ1 の接点１に接続
されている。遅延素子ＤＬＹ1 の出力端子はスイッチＳ
Ｗ1 の接点２に接続されている。スイッチＳＷ1 の接点
３は遅延段１１の出力端子Ｔ01に接続されている。スイ
ッチＳＷ1 は遅延制御信号Ｓ４０１に応じて接続状態を
制御する。例えば、遅延制御信号Ｓ４０１がローレベル
のとき接点３と接点１を接続し、遅延段１１の遅延時間
はバッファＢＵＦ1 の遅延時間のみとなる。逆に遅延制
御信号Ｓ４０１がハイレベルのとき接点３と接点２を接
続し、遅延段１１の遅延時間はバッファＢＵＦ1 の遅延
時間と遅延素子ＤＬＹ1 の遅延時間の和となる。The input terminal T 00 of the delay stage 11 is connected to a previous stage of the output terminal, the output terminal T 01 is connected downstream of the input terminals. Further, the delay control signal S40 from the input terminal T C
1 is input. Input terminal of the buffer BUF 1 is connected to an input terminal T 00 of the delay stage 11, the output terminal is the delay elements D
And it is connected to the contact of the input terminal and the switch SW 1 of LY 1. An output terminal of the delay element DLY 1 switch S
It is connected to the contact 2 of W 1. Contact 3 of the switch SW 1 is connected to the output terminal T 01 of the delay stage 11. Switch SW 1 controls the connection state in accordance with the delay control signal S401. For example, the delay control signal S401 is connected to the contact 3 and the contact 1 at the low level, the delay time of the delay stage 11 is only the delay time of the buffer BUF 1. Conversely to the delay control signal S401 is connected to the contact 3 and contact 2 at a high level, the delay time of the delay stage 11 is the sum of the delay time of the delay time of the delay element DLY 1 buffer BUF 1.
【００３２】図４は遅延段１１の動作時の入出力信号Ｓ
in，Ｓout および遅延制御信号Ｓ４０１の波形を示して
いる。図４において信号Ｓinは入力端子Ｔ00に入力され
たクロック信号であり、信号Ｓout は出力端子Ｔ01に出
力された遅延信号である。遅延時間制御信号Ｓ４０１は
遅延制御回路４０から入力された制御信号であり、ハイ
レベル、例えば電源電圧ＶCCレベルまたはローレベル、
例えば接地電位ＧＮＤレベルに保持されている。FIG. 4 shows the input / output signal S when the delay stage 11 operates.
3 shows waveforms of in , S out and a delay control signal S401. In FIG. 4, a signal S in is a clock signal input to the input terminal T 00 , and a signal S out is a delay signal output to the output terminal T 01 . The delay time control signal S401 is a control signal input from the delay control circuit 40, and has a high level, for example, a power supply voltage V CC level or a low level,
For example, it is kept at the ground potential GND level.
【００３３】遅延制御信号Ｓ４０１がローレベルに保持
されているとき、スイッチＳＷ1 が接点１に接続されて
いる。入力端子Ｔ00から入力された信号Ｓinはバッファ
ＢＵＦ1 の遅延時間ｔA を経て出力端子Ｔ01に出力され
る。即ち、この場合に入力信号Ｓinに対して出力信号Ｓ
out がバッファＢＵＦ1 一個分の遅延時間ｔA で遅延さ
れる。[0033] When the delay control signal S401 is held at a low level, the switch SW 1 is connected to the contact 1. Signal S in input from the input terminal T 00 is output to the output terminal T 01 via the delay time t A of the buffer BUF 1. That is, the output signal S with respect to the input signal S in this case
out it is delayed by a delay time t A of the buffer BUF 1 one minute.
【００３４】次いで、遅延制御信号Ｓ４０１がハイレベ
ルに保持されているとき、スイッチＳＷ1 が接点２に接
続されている。このため、入力端子Ｔ00から入力された
信号Ｓinは、バッファＢＵＦ1 および遅延素子ＤＬＹ1
の遅延時間を経て出力端子Ｔ01に現れる。ここで、遅延
素子ＤＬＹ1 の遅延時間をｔO とすると、入力信号Ｓin
に対して出力信号Ｓout が遅延時間“ｔO ＋ｔA ”で遅
延される。[0034] Then, when the delay control signal S401 is held at a high level, the switch SW 1 is connected to the contact 2. Therefore, the signal S in inputted from the input terminal T 00 is supplied to the buffer BUF 1 and the delay element DLY 1
It appears at the output terminal T 01 via the delay time of. Here, if the delay time of the delay element DLY 1 and t O, the input signal S in
The output signal S out is delayed by the delay time “t O + t A ”.
【００３５】このように、遅延制御信号Ｓ４０１がハイ
レベルに保持されているとき遅延段１１の遅延時間は
“ｔO ＋ｔA ”に設定され、逆に遅延制御信号Ｓ４０１
がローレベルに保持されているとき遅延段１１の遅延時
間はｔA に設定される。遅延制御信号Ｓ４０１のレベル
に応じて遅延段１１の遅延時間が制御される。As described above, when the delay control signal S401 is held at the high level, the delay time of the delay stage 11 is set to "t O + t A ", and conversely, the delay control signal S401
Is held at the low level, the delay time of the delay stage 11 is set to t A. The delay time of the delay stage 11 is controlled according to the level of the delay control signal S401.
【００３６】このため、図２に示す複数の遅延段１１〜
１６が直列に接続されて構成された遅延回路１０の遅延
時間は遅延制御回路４０から入力された遅延制御信号Ｓ
４０により制御される。For this reason, a plurality of delay stages 11 to 11 shown in FIG.
16 are connected in series, the delay time of the delay circuit 10 is the delay control signal S input from the delay control circuit 40.
40.
【００３７】図５は遅延制御回路４０の一部分を示す回
路図である。図示のように、本実施形態の遅延制御回路
４０の部分回路４０ａは組合せ回路４１，４２，４３と
Ｄフリップフロップ５１，５２，５３により構成されて
いる。FIG. 5 is a circuit diagram showing a part of the delay control circuit 40. As shown, the partial circuit 40a of the delay control circuit 40 according to the present embodiment includes combination circuits 41, 42, 43 and D flip-flops 51, 52, 53.
【００３８】組合せ回路４１，４２，４３は現在の状態
を調べて、次にとるべき状態を決定する。Ｄフリップフ
ロップ５１，５２，５３はクロック信号ＣＬＫ1 により
動作タイミングが制御され、例えば、クロック信号ＣＬ
Ｋ1 の立ち上がりエッジにおいて、入力端子Ｄに入力さ
れた信号を保持し出力端子Ｑに転送する。The combination circuits 41, 42 and 43 check the current state and determine the next state to be taken. D flip-flop 51, 52 operation timing is controlled by the clock signal CLK 1, for example, the clock signal CL
At the rising edge of K 1, it holds the input to the input terminal D signals transferred to the output terminal Q.
【００３９】組合せ回路４１は入力端子Ａ，Ｂおよび入
力端子ｕ／ｄから入力された信号の状態に応じて出力端
子Ｙのレベルを決定する。出力端子Ｙの出力信号はクロ
ック信号ＣＬＫ1 の立ち上がりエッジにおいてＤフリッ
プフロップ５１に格納され、次回のクロック信号ＣＬＫ
1 の立ち上がりエッジまで保持される。なお、組合せ回
路４１，４２，４３の入力端子ｕ／ｄに位相比較器３０
からの位相差信号Ｓ４０（以下、アップダウン信号ＳUD
と表記する）が入力される。The combination circuit 41 determines the level of the output terminal Y according to the state of the signal input from the input terminals A and B and the input terminal u / d. Output signals of the output terminal Y is stored in the D flip-flop 51 at the rising edge of the clock signal CLK 1, the next clock signal CLK
It is held until the rising edge of 1 . The phase comparator 30 is connected to the input terminals u / d of the combination circuits 41, 42 and 43.
Signal S40 (hereinafter referred to as an up-down signal S UD)
Is written).
【００４０】組合せ回路４１，４２，４３は同様な構成
を有するので、ここで、組合せ回路４１を例に、図６お
よび図７を参照しつつ、その構成および動作について説
明する。図６は組合せ回路４１の一構成例を示す回路図
である。図示のように、組合せ回路４１はＯＲゲートＯ
ＧＴ2 およびＡＮＤゲートＡＧＴ2 により構成されてい
る。Since the combinational circuits 41, 42, and 43 have the same configuration, the configuration and operation of the combinational circuit 41 will be described with reference to FIGS. 6 and 7, taking the combinational circuit 41 as an example. FIG. 6 is a circuit diagram showing a configuration example of the combination circuit 41. As shown, the combinational circuit 41 includes an OR gate O
GT 2 and AND gate AGT 2 .
【００４１】ＡＮＤゲートＡＧＴ2 の一方の入力端子は
入力端子Ａに接続され、他方の入力端子はＯＲゲートＯ
ＧＴ2 の出力端子に接続されている。ＡＮＤゲートＡＧ
Ｔ2の出力端子は組合せ回路４１の出力端子Ｙに接続さ
れている。ＯＲゲートＯＧＴ2 の一方の入力端子は入力
端子Ｂに接続され、他方の入力端子は入力端子ｕ／ｄに
接続されている。[0041] One input terminal of the AND gate AGT 2 is connected to the input terminal A, the other input terminal OR gate O
It is connected to the output terminal of the GT 2. AND gate AG
An output terminal of T 2 is connected to the output terminal Y of the combination circuit 41. One input terminal of the OR gate OGT 2 is connected to the input terminal B, the other input terminal is connected to the input terminal u / d.
【００４２】このように構成された組合せ回路４１は、
入力端子Ａ、Ｂおよびｕ／ｄの入力信号のレベルに応じ
て図７のに示すように出力信号Ｙのレベルが決定され
る。例えば、入力端子Ａにローレベル（図７において、
“０”で表す）の信号が入力されたとき、入力端子Ｂお
よびｕ／ｄのレベルに関係なく出力端子Ｙにローレベル
の信号が出力される。一方、入力端子Ａにハイレベル
（図７において、“１”で表す）の信号が入力されたと
き、出力端子Ｙの出力信号は入力端子Ｂおよびｕ／ｄの
入力信号の論理和となる。The combinational circuit 41 thus configured is
The level of the output signal Y is determined as shown in FIG. 7 according to the levels of the input signals at the input terminals A, B and u / d. For example, a low level is input to the input terminal A (in FIG. 7,
(Represented by "0"), a low-level signal is output to the output terminal Y irrespective of the levels of the input terminal B and u / d. On the other hand, when a high-level signal (represented by “1” in FIG. 7) is input to the input terminal A, the output signal of the output terminal Y is the logical sum of the input signals of the input terminal B and u / d.
【００４３】図５に示すように、遅延制御回路におい
て、組合せ回路の入力端子Ａに、前段のＤフリップフロ
ップにより保持されている前段の組合せ回路の出力信号
が入力され、入力端子Ｂに、後段のＤフリップフロップ
により保持された後段の組合せ回路の出力信号が入力さ
れる。また、各組合せ回路の入力端子ｕ／ｄには位相比
較器３０からのアップダウン信号ＳUDが入力される。As shown in FIG. 5, in the delay control circuit, the output signal of the preceding combinational circuit held by the preceding D flip-flop is inputted to the input terminal A of the combinational circuit, and the input terminal B is inputted to the input terminal B of the latter stage. Of the subsequent combinational circuit held by the D flip-flop is input. The up / down signal SUD from the phase comparator 30 is input to the input terminal u / d of each combinational circuit.
【００４４】前段の組合せ回路がローレベルの信号を出
力している場合、出力端子Ｙにもローレベルの信号が出
力される。前段の組合せ回路がハイレベルの信号を出力
している場合、出力端子Ｙの出力信号レベルは後段の出
力信号とアップダウン信号ＳUDの論理和で決まる。When the preceding combinational circuit outputs a low-level signal, a low-level signal is also output to the output terminal Y. When the front of the combination circuit is outputting a high level signal, the output signal level of the output terminal Y is determined by the logical sum of the subsequent output signal and the up-down signal S UD.
【００４５】なお、初段の組合せ回路４１の入力端子Ａ
は電源電圧ＶCCの供給線に接続されており、組合せ回路
４１の出力信号Ｓ４０１は組合せ回路４２の出力信号Ｓ
４０２とアップダウン信号ＳUDとの論理和になる。ま
た、最終段の組合せ回路の入力端子Ｂは接地電位ＧＮＤ
に接続されており、最終段の組合せ回路の出力信号は、
前段の出力信号がローレベルのときローレベルに保持さ
れ、前段の出力信号がハイレベルのときアップダウン信
号ＳUDのレベルとなる。The input terminal A of the first-stage combinational circuit 41
Is connected to the supply line of the power supply voltage V CC , and the output signal S401 of the combinational circuit 41 is
402 and the up-down signal SUD . The input terminal B of the final combination circuit is connected to the ground potential GND.
And the output signal of the last combinational circuit is
When the output signal of the preceding stage is at a low level, the output signal is held at a low level, and when the output signal of the preceding stage is at a high level, the level of the up-down signal SUD is attained .
【００４６】このように構成された遅延制御回路４０に
おいて、出力端子Ｙの出力信号はＤフリップフロップに
より保持され、遅延制御信号として遅延回路１０および
２０に出力される。遅延回路１０および２０の遅延時間
ｔD は遅延制御信号Ｓ４０の各ビットのレベルに応じて
制御され、遅延回路２０の出力クロック信号の位相が決
定される。In the delay control circuit 40 configured as described above, the output signal at the output terminal Y is held by the D flip-flop and is output to the delay circuits 10 and 20 as a delay control signal. The delay time t D of the delay circuits 10 and 20 is controlled according to the level of each bit of the delay control signal S40, and the phase of the output clock signal of the delay circuit 20 is determined.
【００４７】遅延回路２０の出力信号Ｓ２０の位相がク
ロック信号ＣＬＫ2 より進んでいる場合、位相比較器３
０によりハイレベルのアップダウン信号ＳUDが出力さ
れ、遅延制御回路４０に入力される。遅延回路１０およ
び２０は遅延制御回路４０からの遅延制御信号Ｓ４０を
受けて、遅延回路２０の出力信号Ｓ２０の位相遅れ幅が
大きくなる。[0047] If the phase of the output signal S20 of the delay circuit 20 is ahead of the clock signal CLK 2, the phase comparator 3
A high-level up-down signal SUD is output by “0” and input to the delay control circuit 40. Delay circuits 10 and 20 receive delay control signal S40 from delay control circuit 40, and the phase delay width of output signal S20 of delay circuit 20 increases.
【００４８】逆に、遅延回路２０の出力信号Ｓ２０の位
相がクロック信号ＣＬＫ2 の位相より遅れた場合、位相
比較器３０によりローレベルのアップダウン信号ＳUDが
出力され、遅延制御回路４０に入力される。[0048] Conversely, when the phase of the output signal S20 of the delay circuit 20 is delayed from the phase of the clock signal CLK 2, the up-down signal S UD of a low level is outputted by the phase comparator 30, the input to the delay control circuit 40 Is done.
【００４９】遅延回路２０の出力信号がクロック信号Ｃ
ＬＫ2 の位相と一致するように遅延回路１０および２０
の遅延時間が制御されるので、遅延回路１０の出力端子
から、クロック信号ＣＬＫ1 とクロック信号ＣＬＫ2 の
中間位相を有するクロック信号ＣＬＫ3 が出力される。The output signal of the delay circuit 20 is the clock signal C
Delay circuits 10 and 20 to match the phase of LK 2
Since the delay time of which is controlled from the output terminal of the delay circuit 10, the clock signal CLK 3 having an intermediate phase of the clock signal CLK 1 and clock signal CLK 2 is output.
【００５０】以上説明したように、本実施形態によれ
ば、入力信号に対して同じ遅延時間を与える遅延回路１
０，２０を用いて、クロック信号ＣＬＫ1 を遅延させ、
遅延回路２０の出力信号とクロック信号ＣＬＫ2 の位相
を位相比較器３０により比較し、位相差に応じてアップ
ダウン信号ＳUDを発生し、遅延制御回路４０に出力し、
遅延制御回路４０はアップダウン信号ＳUDに応じて遅延
制御信号Ｓ４０の各ビットを設定し、遅延回路１０，２
０にそれぞれ出力し、遅延回路２０の出力信号の位相と
クロック信号ＣＬＫ2 の位相が一致するように遅延回路
１０，２０の遅延時間を制御するので、遅延回路１０の
出力端子からクロック信号ＣＬＫ1 ，ＣＬＫ2 の中間位
相を有するクロック信号ＣＬＫ3 が得られ、かつ、中間
位相クロック生成回路の動作精度および安定性がよく、
回路レイアウト面積の増加を防止できる。さらに、本実
施形態の中間位相クロック生成回路はディジタル回路の
みで構成でき、従来のアナログ回路からなる中間位相ク
ロック生成回路に較べて動作精度および安定性が改善さ
れている。As described above, according to the present embodiment, the delay circuit 1 that gives the same delay time to the input signal
Using 0, 20 to delay the clock signal CLK 1 ,
The output signal of the delay circuit 20 and the phase of the clock signal CLK 2 are compared by the phase comparator 30, an up-down signal SUD is generated according to the phase difference, and output to the delay control circuit 40.
Delay control circuit 40 sets each bit of the delay control signal S40 in accordance with the up-down signal S UD, delay circuits 10, 2
0, and the delay times of the delay circuits 10 and 20 are controlled so that the phase of the output signal of the delay circuit 20 and the phase of the clock signal CLK 2 match, so that the clock signal CLK 1 is output from the output terminal of the delay circuit 10. , obtained clock signal CLK 3 having an intermediate phase of the CLK 2, and operational accuracy and stability of the intermediate phase clock generation circuit is good,
An increase in circuit layout area can be prevented. Further, the intermediate phase clock generation circuit of the present embodiment can be constituted only by a digital circuit, and the operation accuracy and stability are improved as compared with the conventional intermediate phase clock generation circuit including an analog circuit.
【００５１】第２実施形態 図８は本発明に係る中間位相クロック生成回路の第２の
実施形態を示すブロック図である。図８に示すように、
本実施形態の中間位相クロック生成回路は遅延回路１０
ａ，２０ａ、位相比較器３０およびバイナリカウンタ５
０により構成されている。 Second Embodiment FIG. 8 is a block diagram showing a second embodiment of the intermediate phase clock generation circuit according to the present invention. As shown in FIG.
The intermediate phase clock generation circuit of this embodiment is a delay circuit 10
a, 20a, phase comparator 30 and binary counter 5
0.
【００５２】遅延回路１０ａは入力端子Ｔ1 から入力さ
れたクロック信号ＣＬＫ1 に遅延時間ｔD を与えて出力
し、さらに遅延回路２０ａは遅延回路１０ａの出力信号
に対して同じく遅延時間ｔD を与えて出力する。位相比
較器３０は遅延回路２０ａからの信号と入力端子Ｔ2 か
ら入力されたクロック信号ＣＬＫ2 の位相を比較して、
比較結果に応じてアップダウン信号ＳUDを発生し、バイ
ナリカウンタ５０に出力する。バイナリカウンタ５０は
位相比較器３０からのアップダウン信号ＳUDに応じてカ
ウント値ＳC の各ビットを設定し、カウント値ＳC を遅
延回路１０ａおよび２０ａにそれぞれ出力する。The delay circuit 10a applies a delay time t D to the clock signal CLK 1 inputted from the input terminal T 1 and outputs the same, and the delay circuit 20a also applies the delay time t D to the output signal of the delay circuit 10a. Give and output. The phase comparator 30 compares the signal input terminal T clock signal CLK 2 phase input from the second delay circuit 20a,
An up / down signal SUD is generated according to the comparison result, and output to the binary counter 50. The binary counter 50 sets each bit of the count value S C according to the up / down signal S UD from the phase comparator 30, and outputs the count value S C to the delay circuits 10a and 20a, respectively.
【００５３】遅延回路１０ａおよび遅延回路２０ａはｎ
ビットのカウント値ＳC を受けて、それに応じた遅延時
間を入力信号に与えて出力する。なお、本例では遅延回
路１０ａおよび遅延回路２０ａは同じ構成を有するもの
とする。図９は遅延回路１０ａの一構成例を示す回路図
である。以下、図９を参照しつつ、本実施形態における
遅延回路の構成および動作について説明する。The delay circuit 10a and the delay circuit 20a have n
In response to the count value S C bits, and outputs given to the input signal a delay time accordingly. In this example, the delay circuits 10a and 20a have the same configuration. FIG. 9 is a circuit diagram showing a configuration example of the delay circuit 10a. Hereinafter, the configuration and operation of the delay circuit according to the present embodiment will be described with reference to FIG.
【００５４】遅延回路１０ａは直列に接続されているｎ
段の遅延段により構成されている。各遅延段はバッフ
ァ、遅延素子およびスイッチにより構成され、図３に示
す遅延段の構成と同じである。各遅延段の遅延素子の遅
延時間は２の巾乗に応じて設定されている。例えば、遅
延素子ＤＬＹ0 の遅延時間をτとすると、遅延素子ＤＬ
Ｙ1 の遅延時間は２τ、遅延素子ＤＬＹn-1 の遅延時間
は２n-1 τに設定されている。The delay circuit 10a is connected in series with n
It is composed of delay stages. Each delay stage includes a buffer, a delay element, and a switch, and has the same configuration as the delay stage shown in FIG. The delay time of the delay element in each delay stage is set according to the power of two. For example, assuming that the delay time of the delay element DLY 0 is τ, the delay element DL
The delay time of Y 1 is set to 2τ, and the delay time of delay element DLY n−1 is set to 2 n−1 τ.
【００５５】各遅延段のスイッチＳＷn-1 ，…，Ｓ
Ｗ1 ，ＳＷ0 の接続状況はバイナリカウンタ５０からの
カウント値ＳC の各ビットの信号により制御される。例
えば、スイッチＳＷn-1 はカウント値ＳC のｎ−１ビッ
ト目の信号により制御され、カウント値ＳC のｎ−１ビ
ット目の信号がローレベルのとき、スイッチＳＷn-1 は
バッファＢＵＦn-1 の出力端子に接続され、カウント値
ＳC のｎ−１ビット目の信号がハイレベルのとき、スイ
ッチＳＷn-1 は遅延素子ＤＬＹn-1 の出力端子に接続さ
れる。このように構成された遅延回路１０ａにより、カ
ウント値ＳC に応じた遅延時間が得られる。The switches SW n−1 ,..., S of each delay stage
Connection status of W 1, SW 0 is controlled by a signal of each bit of the count value S C from the binary counter 50. For example, the switch SW n-1 are controlled by n-1 th bit signal of the count value S C, when n-1 th bit signal of the count value S C is at a low level, the switch SW n-1 buffer BUF is connected to the n-1 output terminals, when n-1 th bit signal of the count value S C is at a high level, the switch SW n-1 is connected to the output terminal of the delay element DLY n-1. The delay time according to the count value S C is obtained by the delay circuit 10a configured as described above.
【００５６】図１０は遅延回路１０ａの具体的な構成を
示す回路図である。この構成例においては各遅延素子は
可変容量素子により構成され、各容量素子の容量値はカ
ウント値ＳC に応じて制御されるので、遅延素子の遅延
時間はカウント値ＳC により制御される。以下、図１０
を参照しながらこれについて詳細に説明する。FIG. 10 is a circuit diagram showing a specific configuration of the delay circuit 10a. Each delay element in this configuration example is configured by a variable capacitance element, the capacitance values of the capacitive elements is because it is controlled according to the count value S C, the delay time of the delay element is controlled by the count value S C. Hereinafter, FIG.
This will be described in detail with reference to FIG.
【００５７】図１０において、ＢＵＦn-1 ，ＢＵ
Ｆn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 はバッフ
ァ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0
は容量素子を構成するｎＭＯＳトランジスタ、Ｔ
ｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 は容量
素子を構成するｐＭＯＳトランジスタをそれぞれ示して
いる。In FIG. 10, BUF n−1 , BU
F n-2, ..., BUF 2, BUF 1, BUF 0 buffer, Tn n-1, Tn n -2, ..., Tn 2, Tn 1, Tn 0
Is an nMOS transistor forming a capacitive element, T
p n-1, Tp n- 2, ..., Tp 2, Tp 1, Tp 0 are respectively a pMOS transistor constituting the capacitor element.
【００５８】バッファＢＵＦi （ｉ＝ｎ−１，ｎ−２，
…，１，０）とその出力端子に接続されているｎＭＯＳ
トランジスタＴｎi およびｐＭＯＳトランジスタＴｐi
によりｉ番目の遅延段を構成している。ｎＭＯＳトラン
ジスタＴｎi のソース、ドレイン拡散層はバッファＢＵ
Ｆi の出力端子に接続され、基板は接地されている。ゲ
ートにはカウント値ＳC のｉビット目の信号Ｓi が入力
されている。ｐＭＯＳトランジスタＴｐi のソース、ド
レイン拡散層はバッファＢＵＦi の出力端子に接続さ
れ、基板は電源電圧ＶCCの供給線に接続されている。ゲ
ートにはカウント値ＳC のｉビット目の信号の反転信号
／Ｓi が入力されている。The buffer BUF i (i = n-1, n-2,
..., 1, 0) and the nMOS connected to the output terminal
Transistor Tn i and pMOS transistor Tp i
Form the i-th delay stage. nMOS transistor Tn i source of, drain diffusion layer buffer BU
Is connected to the output terminal of F i, the substrate is grounded. Signal S i of i-th bit of the count value S C are input to the gate. pMOS transistors Tp i source, drain diffusion layer is connected to an output terminal of the buffer BUF i, the substrate is connected to the supply line of the power supply voltage V CC. Inverted signal / S i of i-th bit signal of the count value S C are input to the gate.
【００５９】このようにｎＭＯＳトランジスタおよびｐ
ＭＯＳトランジスタにより構成された容量素子におい
て、共通に接続されているソース、ドレイン拡散層と基
板間の結合容量が利用される。ゲートに印加された信号
のレベルに応じて拡散層と基板間の容量が変化する。As described above, the nMOS transistor and p
In a capacitance element constituted by a MOS transistor, a coupling capacitance between a source / drain diffusion layer and a substrate which are connected in common is used. The capacitance between the diffusion layer and the substrate changes according to the level of the signal applied to the gate.
【００６０】各遅延段のｎＭＯＳトランジスタおよびｐ
ＭＯＳトランジスタのサイズは入力ビットに応じて設定
されている。例えば、下位ビットに接続されているｎＭ
ＯＳトランジスタＴｎ0 、ｐＭＯＳトランジスタＴｐ0
から上位ビットに接続されているｎＭＯＳトランジスタ
Ｔｎn-1 、ｐＭＯＳトランジスタＴｐn-1 に向かって、
トランジスタのサイズは２の巾乗に比例して大きく設定
されている。The nMOS transistor of each delay stage and p
The size of the MOS transistor is set according to the input bit. For example, nM connected to the lower bit
OS transistor Tn 0 , pMOS transistor Tp 0
Toward the nMOS transistor Tn n-1, pMOS transistors Tp n-1, which is connected to the upper bits from
The size of the transistor is set large in proportion to the power of two.
【００６１】この結果、各遅延段を構成する容量素子の
容量は２の巾乗に比例して増加し、それぞれの遅延段に
より生じた遅延時間も同様に重み付けられる。例えば、
最下位ビットに接続された遅延段の遅延時間をＴD とす
ると、最上位ビットに接続された遅延段の遅延時間は２
n-1 ＴD となる。As a result, the capacitance of the capacitance element constituting each delay stage increases in proportion to the power of 2, and the delay time generated by each delay stage is similarly weighted. For example,
Assuming that the delay time of the delay stage connected to the least significant bit is T D , the delay time of the delay stage connected to the most significant bit is 2
the n-1 T D.
【００６２】図１０に示す遅延回路１０ａにより入力さ
れたカウント値ＳC の値に応じた遅延時間ｔD を入力信
号に与えられる。なお、図８に示す遅延回路２０ａは遅
延回路１０ａと同様に構成され、カウント値ＳC に応じ
た遅延時間ｔD を入力信号に与える。図８に示すよう
に、位相比較器３０からのアップダウン信号ＳUDに応じ
てバイナリカウンタ５０はカウント値ＳC の各ビットを
設定し、遅延回路１０ａ，２０ａに出力する。遅延回路
１０ａ，２０ａはカウント値ＳC に応じた遅延時間を入
力信号に与えて、遅延回路２０ａの出力信号とクロック
信号ＣＬＫ2 の位相が一致するように制御が行われる。A delay time t D corresponding to the count value S C input by the delay circuit 10a shown in FIG. 10 is given to the input signal. The delay circuit shown in FIG. 8 20a is configured similarly to the delay circuit 10a, it provides a delay time t D corresponding to the count value S C to the input signal. As shown in FIG. 8, the binary counter 50 sets each bit of the count value S C according to the up / down signal S UD from the phase comparator 30 and outputs it to the delay circuits 10a and 20a. Delay circuits 10a, 20a are provided a delay time corresponding to the count value S C to the input signal, it is controlled so that the output signal and the clock signal CLK 2 of a phase delay circuit 20a coincides performed.
【００６３】この結果、遅延回路２０ａの出力信号とク
ロック信号ＣＬＫ2 の位相が一致するとき、遅延回路１
０ａの出力端子からクロック信号ＣＬＫ1 とクロック信
号ＣＬＫ2 の中間位相を有するクロック信号ＣＬＫ3 が
得られる。[0063] Consequently, when the output signal and the clock signal CLK 2 of the phase of the delay circuit 20a are identical, the delay circuit 1
The clock signal CLK 3 having an intermediate phase from the output terminal of the clock signal CLK 1 and clock signal CLK 2 0a is obtained.
【００６４】以上説明したように、本実施形態によれ
ば、入力信号に対して同じ遅延時間を与える遅延回路１
０ａ，２０ａを用いて、クロック信号ＣＬＫ1 を遅延さ
せ、遅延回路２０ａの出力信号とクロック信号ＣＬＫ2
の位相を位相比較器３０により比較し、位相差に応じて
アップダウン信号ＳUDを発生し、バイナリカウンタ５０
でカウント値ＳC を発生し、遅延回路１０ａ，２０ａに
それぞれ出力し、遅延回路２０ａの出力信号の位相とク
ロック信号ＣＬＫ2 の位相が一致するように遅延回路１
０ａ，２０ａの遅延時間を制御するので、遅延回路１０
ａの出力端子からクロック信号ＣＬＫ1 ，ＣＬＫ2 の中
間位相を有するクロック信号ＣＬＫ3 が得られ、かつ、
中間位相クロック生成回路の動作精度および安定性がよ
く、回路を基板上に形成する場合のレイアウト面積の増
加を防止できる。As described above, according to the present embodiment, the delay circuit 1 that gives the same delay time to an input signal
0a, 20a with delays the clock signal CLK 1, the output signal of the delay circuit 20a and the clock signal CLK 2
Are compared by the phase comparator 30, and an up / down signal SUD is generated according to the phase difference.
In generating a count value S C, the delay circuit 10a, and outputs the 20a, the delay circuit delay circuit so that the phase match the phase of the clock signal CLK 2 output signals 20a 1
0a and 20a are controlled, so that the delay circuit 10
the clock signal CLK 3 is obtained with an output terminal clock signal CLK 1 from, CLK 2 intermediate phase of a, and,
The operation accuracy and stability of the intermediate phase clock generation circuit are good, and an increase in layout area when the circuit is formed on a substrate can be prevented.
【００６５】第３実施形態 図１１は本発明に係る中間位相クロック生成回路の第３
の実施形態を示す回路図である。本実施形態の中間位相
クロック生成回路は遅延回路１０ｂ，２０ｂ、位相比較
器３０ａにより構成されている。 Third Embodiment FIG. 11 shows a third embodiment of the intermediate phase clock generation circuit according to the present invention.
FIG. 3 is a circuit diagram showing the embodiment. The intermediate phase clock generation circuit according to the present embodiment includes delay circuits 10b and 20b and a phase comparator 30a.
【００６６】遅延回路１０ｂは遅延段１１，１２，１３
により構成され、遅延回路２０ｂは遅延段２１，２２，
２３により構成されている。これらの遅延段は第１の実
施形態における図３に示す構成を有するものとする。な
お、本例においては各遅延回路を構成する遅延段の数
は、３段に限定されることではなく、遅延回路の動作精
度や動作安定性を考慮して、適当な段数が決定される。The delay circuit 10b includes delay stages 11, 12, 13
And the delay circuit 20b includes delay stages 21, 22,
23. These delay stages have the configuration shown in FIG. 3 in the first embodiment. In the present example, the number of delay stages forming each delay circuit is not limited to three, and an appropriate number is determined in consideration of the operation accuracy and operation stability of the delay circuit.
【００６７】位相比較器３０ａはＤフリップフロップ３
１，３２，３３により構成されている。これらのＤフリ
ップフロップの入力端子Ｄはそれぞれ遅延回路２０ｂを
構成する各遅延段の出力端子に接続されている。また、
位相比較器３０ａの出力信号Ｓ３０ａは図１に示す第１
の実施形態と異なり、遅延制御回路を介さずに、遅延時
間制御信号として直接遅延回路１０ｂおよび２０ｂに入
力される。The phase comparator 30a has a D flip-flop 3
1, 32, and 33. The input terminals D of these D flip-flops are connected to the output terminals of the respective delay stages constituting the delay circuit 20b. Also,
The output signal S30a of the phase comparator 30a is the first signal S30a shown in FIG.
Unlike the second embodiment, the delay control circuit directly inputs the delay time control signal to the delay circuits 10b and 20b without passing through the delay control circuit.
【００６８】Ｄフリップフロップ３１，３２，３３によ
り構成された位相比較器３０ａは遅延回路２０ｂの各遅
延段２１，２２，２３の出力信号とクロック信号ＣＬＫ
2 の位相を比較し、比較結果により各Ｄフリップフロッ
プ３１，３２，３３の出力信号Ｓ３１，Ｓ３２，Ｓ３３
のレベルを設定する。The phase comparator 30a constituted by the D flip-flops 31, 32, 33 outputs the output signal of each of the delay stages 21, 22, 23 of the delay circuit 20b and the clock signal CLK.
2 and the output signals S31, S32, S33 of the D flip-flops 31, 32, 33 based on the comparison result.
Set the level of
【００６９】例えば、遅延段２１の出力信号の位相がク
ロック信号ＣＬＫ2 の位相より進んでいる場合、クロッ
ク信号ＣＬＫ2 の立ち上がりエッジにおいてＤフリップ
フロップ３１の出力信号Ｓ３１はハイレベルに設定され
る。これに応じて遅延回路１０ｂの遅延段１１および遅
延回路２０ｂの遅延段２１の遅延時間は大きく設定さ
れ、遅延段２１の出力信号の位相遅れ幅は大きくなる。[0069] For example, when the phase of the output signal of the delay stage 21 leads the phase of the clock signal CLK 2, the output signal S31 of the D flip-flop 31 at the rising edge of the clock signal CLK 2 is set to a high level. Accordingly, the delay times of delay stage 11 of delay circuit 10b and delay stage 21 of delay circuit 20b are set to be large, and the phase delay width of the output signal of delay stage 21 becomes large.
【００７０】逆に、遅延段２１の出力信号の位相がクロ
ック信号ＣＬＫ2 の位相より遅れている場合、クロック
信号ＣＬＫ2 の立ち上がりエッジにおいてＤフリップフ
ロップ３１の出力信号Ｓ３１はローレベルに設定され
る。これに応じて遅延回路１０ｂの遅延段１１および遅
延回路２０ｂの遅延段２１の遅延時間は小さく設定さ
れ、遅延段２１の出力信号の位相遅れ幅は小さくなる。[0070] Conversely, are set when the phase of the output signal of the delay stage 21 is delayed from the phase of the clock signal CLK 2, the output signal S31 is low level of the D flip-flop 31 at the rising edge of the clock signal CLK 2 . Accordingly, the delay times of delay stage 11 of delay circuit 10b and delay stage 21 of delay circuit 20b are set to be small, and the phase delay width of the output signal of delay stage 21 becomes small.
【００７１】遅延回路１０ｂおよび遅延回路２０ｂの各
遅延段の遅延時間は位相比較器３０ａを構成する各Ｄフ
リップフロップの出力信号Ｓ３１，Ｓ３２，Ｓ３３によ
り設定され、遅延回路２０ｂの出力信号の位相はクロッ
ク信号ＣＬＫ2 の位相と一致するところで回路は安定
し、遅延回路１０ｂの出力端子からクロック信号ＣＬＫ
1 とクロック信号ＣＬＫ2 の中間位相を有するクロック
信号ＣＬＫ3 が得られる。このように、本実施形態の中
間位相クロック生成回路は、簡単な回路構成により位相
の異なるクロック信号の中間位相を有するクロック信号
が生成することができる。The delay time of each delay stage of delay circuit 10b and delay circuit 20b is set by output signals S31, S32 and S33 of each D flip-flop constituting phase comparator 30a, and the phase of the output signal of delay circuit 20b is circuit where consistent with the clock signal CLK 2 the phase stable, the clock signal from the output terminal of the delay circuit 10b CLK
1 and the clock signal CLK 3 having an intermediate phase of the clock signal CLK 2 are obtained. As described above, the intermediate phase clock generation circuit of the present embodiment can generate a clock signal having an intermediate phase of clock signals having different phases with a simple circuit configuration.
【００７２】以上説明したように、本実施形態によれ
ば、遅延段１１，１２，１３により構成された遅延回路
１０ｂおよび遅延段２１，２２，２３により構成された
遅延回路２０ｂにより入力クロック信号ＣＬＫ1 を遅延
させて、Ｄフリップフロップ３１，３２，３３により構
成された位相比較器３０ａにより遅延段２１，２２，２
３の出力信号とクロック信号ＣＬＫ2 との位相を比較
し、比較結果に応じて位相差信号Ｓ３０ａを発生し、遅
延回路１０ｂ，２０ｂを構成する各遅延段にそれぞれ出
力し、これらの遅延段の遅延時間を制御するので、遅延
回路２０ｂの出力信号の位相はクロック信号ＣＬＫ2 の
位相と一致するように制御され、遅延回路１０ｂにより
クロック信号ＣＬＫ1 とクロック信号ＣＬＫ2 の中間位
相を有するクロック信号ＣＬＫ3 が得られ、且つ、回路
構成が簡単で、動作精度および安定性の向上が図れる。As described above, according to the present embodiment, the input clock signal CLK is generated by the delay circuit 10b constituted by the delay stages 11, 12, 13 and the delay circuit 20b constituted by the delay stages 21, 22, 23. 1 is delayed and the phase comparator 30a constituted by the D flip-flops 31, 32, 33 delays the delay stages 21, 22, 2,
Comparing the third output signal and the phase of the clock signal CLK 2, the comparison result to generate a phase difference signal S30a according to, and output to the respective delay stages constituting the delay circuit 10b, and 20b, of these delay stages since controlling the delay time, the output signal of the phase of the delay circuit 20b is controlled so as to coincide with the clock signal CLK 2 phase, the clock signal having the clock signal CLK 1 and an intermediate phase of the clock signal CLK 2 by the delay circuit 10b CLK 3 can be obtained, the circuit configuration is simple, and the operation accuracy and stability can be improved.
【００７３】[0073]
【発明の効果】以上説明したように、本発明の中間位相
クロック生成回路によれば、動作精度および動作の安定
性を向上でき、かつ、基板上に回路のレイアウトの面積
の増大を防止できる利点がある。As described above, according to the intermediate phase clock generation circuit of the present invention, the operation accuracy and the operation stability can be improved, and the area of the circuit layout on the substrate can be prevented from increasing. There is.
【図１】中間位相クロック生成回路の第１の実施形態を
示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of an intermediate phase clock generation circuit.
【図２】第１の実施形態の遅延回路の一構成例を示す回
路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a delay circuit according to the first embodiment;
【図３】遅延回路を構成する遅延段の一構成例を示す回
路図である。FIG. 3 is a circuit diagram showing a configuration example of a delay stage forming a delay circuit;
【図４】図３に示す遅延段の動作時の波形図である。FIG. 4 is a waveform chart during operation of the delay stage shown in FIG. 3;
【図５】遅延制御回路の部分回路の回路図である。FIG. 5 is a circuit diagram of a partial circuit of the delay control circuit.
【図６】遅延制御回路を構成する組合せ回路の一構成例
を示す回路図である。FIG. 6 is a circuit diagram showing a configuration example of a combination circuit forming a delay control circuit;
【図７】組合せ回路動作時の入出力信号の関係を示す図
である。FIG. 7 is a diagram showing a relationship between input and output signals when the combinational circuit operates.
【図８】中間位相クロック生成回路の第２の実施形態を
示す回路図である。FIG. 8 is a circuit diagram showing a second embodiment of the intermediate phase clock generation circuit.
【図９】第２の実施形態の遅延回路の一構成例を示す回
路図である。FIG. 9 is a circuit diagram illustrating a configuration example of a delay circuit according to a second embodiment;
【図１０】遅延回路の具体例を示す回路図である。FIG. 10 is a circuit diagram showing a specific example of a delay circuit.
【図１１】中間位相クロック生成回路の第３の実施形態
を示す回路図である。FIG. 11 is a circuit diagram showing a third embodiment of the intermediate phase clock generation circuit.
【図１２】従来の中間位相クロック生成回路の一例を示
す回路図である。FIG. 12 is a circuit diagram showing an example of a conventional intermediate phase clock generation circuit.
【図１３】従来の中間位相クロック生成回路の動作時の
波形図である。FIG. 13 is a waveform diagram during operation of the conventional intermediate phase clock generation circuit.
１０，１０ａ，１０ｂ，２０，２０ａ，２０ｂ…遅延回
路、３０…位相比較器、４０…遅延制御回路、５０…バ
イナリカウンタ、１１，１２，１３，１４，１５，１
６，２１，２２，２３…遅延段、４１，４２，４３…組
合せ回路、３１，３２，３３，５１，５２，５３…Ｄフ
リップフロップ、ＢＵＦn-1 ，…，ＢＵＦ1 ，ＢＵＦ0
…バッファ、ＳＷn-1 ，…，ＳＷ1 ，ＳＷ0 …スイッ
チ、ＤＬＹn-1 ，…，ＤＬＹ1 ，ＤＬＹ0 …遅延素子、
Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 …ｎ
ＭＯＳトランジスタ、Ｔｐn-1 ，Ｔｐn-2 ，…，Ｔ
ｐ2 ，Ｔｐ1 ，Ｔｐ0 …ｐＭＯＳトランジスタ、ＡＧＴ
1 ，ＡＧＴ2 …ＡＮＤゲート、ＯＧＴ1 ，ＯＧＴ2 …Ｏ
Ｒゲート、ＡＭＰ1 ，ＡＭＰ2 …オペアンプ、ＣＭＰ…
コンパレータ、Ｃ1 ，Ｃ2 …キャパシタ、Ｒ1 ，Ｒ2 ，
Ｒ3 ，Ｒ4 …抵抗素子、ＶCC…電源電圧、ＧＮＤ…接地
電位。10, 10a, 10b, 20, 20a, 20b delay circuit, 30 phase comparator, 40 delay control circuit, 50 binary counter, 11, 12, 13, 14, 15, 1
6, 21, 22, 23 delay stage, 41, 42, 43 combination circuit, 31, 32, 33, 51, 52, 53 D flip-flop, BUF n-1 ,..., BUF 1 , BUF 0
... buffer, SW n-1, ..., SW 1, SW 0 ... switch, DLY n-1, ..., DLY 1, DLY 0 ... delay elements,
Tn n-1, Tn n- 2, ..., Tn 2, Tn 1, Tn 0 ... n
MOS transistors, Tpn -1 , Tpn -2 , ..., T
p 2 , Tp 1 , Tp 0 ... pMOS transistor, AGT
1 , AGT 2 ... AND gate, OGT 1 , OGT 2 ... O
R gate, AMP 1, AMP 2 ... operational amplifiers, CMP ...
Comparators, C 1 , C 2 ... Capacitors, R 1 , R 2 ,
R 3, R 4 ... resistance element, V CC ... power supply voltage, GND ... ground potential.
Claims (8)
号の中間位相を有するクロック信号を生成する中間位相
クロック生成回路であって、 上記第１のクロック信号を第１の遅延時間で遅延して出
力する第１の遅延回路と、 上記第１の遅延回路の出力クロック信号を第２の遅延時
間で遅延して出力する第２の遅延回路と、 上記第２の遅延回路の出力信号の位相と上記第２のクロ
ック信号の位相とを比較し、比較結果に応じた位相差信
号を出力する位相比較回路と、 上記位相差信号に応じて、上記第２の遅延回路の出力信
号の位相と上記第２のクロック信号の位相と一致するよ
うに上記第１および第２の遅延回路の遅延時間を制御す
る遅延制御回路とを有する中間位相クロック生成回路。1. An intermediate phase clock generation circuit for generating a clock signal having an intermediate phase between first and second clock signals having different phases, wherein the first clock signal is delayed by a first delay time. A first delay circuit for outputting the output clock signal of the first delay circuit, a second delay circuit for delaying and outputting the output clock signal of the first delay circuit by a second delay time, and a phase of the output signal of the second delay circuit. And a phase comparison circuit that compares the phase of the second clock signal with the phase of the second clock signal and outputs a phase difference signal according to the comparison result. A delay control circuit that controls a delay time of the first and second delay circuits so as to match a phase of the second clock signal.
は同じである請求項１記載の中間位相クロック生成回
路。2. The intermediate phase clock generating circuit according to claim 1, wherein said first and second delay circuits have the same delay time.
り構成され、上記位相比較回路からの位相差信号に応じ
てカウント値を設定し、当該カウント値を上記第１およ
び第２の遅延回路に出力する請求項１記載の中間位相ク
ロック生成回路。3. The delay control circuit comprises a binary counter, sets a count value according to a phase difference signal from the phase comparison circuit, and outputs the count value to the first and second delay circuits. The intermediate phase clock generation circuit according to claim 1.
続されている複数の遅延素子により構成され、各遅延素
子は上記カウント値の所定のビットに応じて遅延時間を
切り換える請求項３記載の中間位相クロック生成回路。4. The delay circuit according to claim 3, wherein said first and second delay circuits are constituted by a plurality of delay elements connected in series, and each delay element switches a delay time in accordance with a predetermined bit of said count value. An intermediate phase clock generation circuit according to any one of the preceding claims.
値のビットに応じて重み付けられる請求項４記載の中間
位相クロック生成回路。5. The intermediate phase clock generation circuit according to claim 4, wherein a delay time of each of said delay elements is weighted according to a bit of said count value.
値のビットに応じて２の巾乗に比例して重み付けられる
請求項４記載の中間位相クロック生成回路。6. The intermediate phase clock generation circuit according to claim 4, wherein a delay time of each of said delay elements is weighted in proportion to a power of 2 according to a bit of said count value.
号の中間位相を有するクロック信号を生成する中間位相
クロック生成回路であって、 複数の遅延素子が直列接続して構成され、上記第１のク
ロック信号を第１の遅延時間で遅延して出力する第１の
遅延回路と、 複数の遅延素子が直列接続して構成され、上記第１の遅
延回路の出力信号を第２の遅延時間で遅延して出力する
第２の遅延回路と、 上記第２のクロック信号により設定したタイミングで上
記第２の遅延回路を構成する各遅延素子の出力信号を出
力端子に転送する複数のフリップフロップにより構成さ
れ、上記各フリップフロップの出力信号を上記第１およ
び第２の遅延回路を構成する各遅延素子に入力し、上記
第２の遅延回路の出力信号の位相と上記第２のクロック
信号の位相と一致するように上記第１および第２の遅延
回路の遅延時間を制御する遅延時間制御回路とを有する
中間位相クロック生成回路。7. An intermediate phase clock generating circuit for generating a clock signal having an intermediate phase between the first and second clock signals having different phases, comprising: a plurality of delay elements connected in series; And a plurality of delay elements connected in series, and outputs an output signal of the first delay circuit with a second delay time. A second delay circuit for outputting a delayed signal; and a plurality of flip-flops for transferring output signals of respective delay elements constituting the second delay circuit to an output terminal at a timing set by the second clock signal. The output signal of each flip-flop is input to each delay element constituting the first and second delay circuits, and the phase of the output signal of the second delay circuit and the phase of the second clock signal are output. Intermediate phase clock generation circuit having a delay time control circuit for controlling the delay time of the first and second delay circuit to match.
回路を構成する遅延素子と同数のフリップフロップを有
し、これらのフリップフロップの入力端子は上記第２の
遅延回路の各遅延素子の出力端子に接続し、上記第２の
クロック信号のタイミングで入力端子の信号を出力端子
に出力し、出力信号は上記第１および第２の遅延回路を
構成する各遅延素子の遅延時間を制御する請求項７記載
の中間位相クロック生成回路。8. The delay time control circuit has the same number of flip-flops as the delay elements constituting the second delay circuit, and these flip-flops have input terminals connected to the respective delay elements of the second delay circuit. And outputs the signal of the input terminal to the output terminal at the timing of the second clock signal. The output signal controls the delay time of each of the delay elements constituting the first and second delay circuits. The intermediate phase clock generation circuit according to claim 7.
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|---|---|---|---|
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| JP4075082B2 (en) | Phase difference detector and semiconductor device |
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