JPS60254344A - メモリアドレス割付け方式 - Google Patents
メモリアドレス割付け方式Info
- Publication number
- JPS60254344A JPS60254344A JP11189984A JP11189984A JPS60254344A JP S60254344 A JPS60254344 A JP S60254344A JP 11189984 A JP11189984 A JP 11189984A JP 11189984 A JP11189984 A JP 11189984A JP S60254344 A JPS60254344 A JP S60254344A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- ram
- rom
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、マイクロプロセッサシステムに係り、特に
ＲＡＭ上でマイクロプログラムのデバッグを行なう場合
に好適するメモリアドレス割付は方式に関する。
ＲＡＭ上でマイクロプログラムのデバッグを行なう場合
に好適するメモリアドレス割付は方式に関する。
［発明の技術的背組］
マイクロプロセッサシステムで適用されるマイクロプロ
グラム（いわゆるファームウェア）の開発に際しては、
同プログラムのデバッグは不可欠である。しかし、マイ
クロプログラムは、一般にＲＯＭに格納されるため、デ
バッグが困難であった。そこで、ＲＯＭ内のマイクロプ
ログラムを（リード／ライ（〜可能な）ＲＡＭに転送し
、ＲＡＭ上でデバッグを行なうことにより、その効率化
が図られている。
グラム（いわゆるファームウェア）の開発に際しては、
同プログラムのデバッグは不可欠である。しかし、マイ
クロプログラムは、一般にＲＯＭに格納されるため、デ
バッグが困難であった。そこで、ＲＯＭ内のマイクロプ
ログラムを（リード／ライ（〜可能な）ＲＡＭに転送し
、ＲＡＭ上でデバッグを行なうことにより、その効率化
が図られている。
［背景技術の問題点１
しかし、従来の方式では、マイクロプログラムをＲＯＭ
からＲＡＭに転送すると、そのブ［１グラムに割付けら
れている絶対アドレスが変化してしまう問題があった。
からＲＡＭに転送すると、そのブ［１グラムに割付けら
れている絶対アドレスが変化してしまう問題があった。
このため、マイクロプログラムデバッグの実施に際して
は種々の制約があり、デバッグ効率の向上が図り難かっ
た。
は種々の制約があり、デバッグ効率の向上が図り難かっ
た。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、ＲＡＭ上でマイクロプログラムのデバッグを行なう場
合に、同プログラムに割付けられるアドレスが変化しな
いで済み、もってデバッグ効率の向上が図れるメモリア
ドレス割付は方式を提供することにある。
、ＲＡＭ上でマイクロプログラムのデバッグを行なう場
合に、同プログラムに割付けられるアドレスが変化しな
いで済み、もってデバッグ効率の向上が図れるメモリア
ドレス割付は方式を提供することにある。
［発明の概要コ
この発明では、初期状態において第１のアドレス範囲が
割付けられ、マイクロプログラムを格納するＲＯＭ、お
よび初期状態において第２のアドレス範囲が割付けられ
るＲ Ａ Ｍを含むメモリが設けられる。また、この発
明では、上記メモリに対するメモリアドレスが上記第１
、第２いずれのアドレス範囲にあるかを判定するアドレ
ス判定手段と、上記ＲＯＭおよびＲＡＭに対するアドレ
ス割付けの切換えを指示する指示手段と、メモリ選択手
段とが設けられている。このメモリ選択手段は、上記指
示手段の指示内容および上記アドレス判定手段の判定結
果に応じて上記ＲＯＭまたはＲＡＭのいずれか一方を選
択する。したがって、上記ＲＯＭに格納されているマイ
クロプログラムを上記ＲＯＭから上記ＲＡＭに転送し、
上記ＲＡＭ上でプログラムデバッグを行なう場合、上記
ＲＡＭに対し第１のアドレス範囲を割付けることが可能
となる。
割付けられ、マイクロプログラムを格納するＲＯＭ、お
よび初期状態において第２のアドレス範囲が割付けられ
るＲ Ａ Ｍを含むメモリが設けられる。また、この発
明では、上記メモリに対するメモリアドレスが上記第１
、第２いずれのアドレス範囲にあるかを判定するアドレ
ス判定手段と、上記ＲＯＭおよびＲＡＭに対するアドレ
ス割付けの切換えを指示する指示手段と、メモリ選択手
段とが設けられている。このメモリ選択手段は、上記指
示手段の指示内容および上記アドレス判定手段の判定結
果に応じて上記ＲＯＭまたはＲＡＭのいずれか一方を選
択する。したがって、上記ＲＯＭに格納されているマイ
クロプログラムを上記ＲＯＭから上記ＲＡＭに転送し、
上記ＲＡＭ上でプログラムデバッグを行なう場合、上記
ＲＡＭに対し第１のアドレス範囲を割付けることが可能
となる。
［発明の実施例］
第１図はこの発明を適用するマイクロプロセッサシステ
ムの構成を示す。同図において、１１はシステムの中心
を成すマイクロプロセッサ、１２は主としてマイクロプ
ロセッサ１１が使用するメモリである。メモリ１２は、
マイクロプログラムを格納するＲＯＭ１３、各種データ
、プログラムなどを格納するＲＡＭ１４．１５を含んで
いる。１６はＲＯＭ１３およびＲＡＭ１４．１５など、
メモリ１２のメモリ領域に対するメモリアドレスの割付
けを行なうアドレス割付は回路、１７〜１９はメモリ選
択信号線である。
ムの構成を示す。同図において、１１はシステムの中心
を成すマイクロプロセッサ、１２は主としてマイクロプ
ロセッサ１１が使用するメモリである。メモリ１２は、
マイクロプログラムを格納するＲＯＭ１３、各種データ
、プログラムなどを格納するＲＡＭ１４．１５を含んで
いる。１６はＲＯＭ１３およびＲＡＭ１４．１５など、
メモリ１２のメモリ領域に対するメモリアドレスの割付
けを行なうアドレス割付は回路、１７〜１９はメモリ選
択信号線である。
アドレス割付は回路１６とＲＯＭ１３とは信号線１７に
よって接続され、アドレス割付は回路１６とＲＡＭ１４
、１５どは信号線１８．１９によって接続されている。
よって接続され、アドレス割付は回路１６とＲＡＭ１４
、１５どは信号線１８．１９によって接続されている。
２０はキーボード付きのＣＲＴ端末、２１は周辺回路で
ある。メモリ１２（内のＲＯＭ１３、ＲＡＭ１４．１５
）、アドレス割付は回路１６、ＣＲＴ端末２０、および
周辺回路２１は、マイクロプロセッサ１１のマイクロプ
ロセッサバス２２に接続されている。
ある。メモリ１２（内のＲＯＭ１３、ＲＡＭ１４．１５
）、アドレス割付は回路１６、ＣＲＴ端末２０、および
周辺回路２１は、マイクロプロセッサ１１のマイクロプ
ロセッサバス２２に接続されている。
第２図は第１図のアドレス割付は回路１６の内部構成を
示す。同図において、３１はマイクロプロセッサバス２
２上のコマンドをデコードするコマンドデコーダ、３２
は同デコーダ３１のデコード信号線である。コマンドデ
コーダ３１は、上記コマンドが、′ 第１図のメモリ１
２のメモリ領域に対するメモリアドレス割付けの変更（
切換え）を指示するコマンド（メモリアドレス割付は変
更コマンド）の場合、信号線３２をアクティブ（論理“
’１”）にする。３３はマイクロプロセッサバス２２上
のアドレス（１，１０ボートアドレス）をデコードする
アドレスデコーダ、３４は同デコーダ３３のデコード信
号線３４である。アドレスデコーダ３３は、上記アドレ
スがアドレス割付は回路１６を示す場合、信号線３４を
アクティブ（論理゛１″）にする。３５は信号線３２．
３４上の各信号の論理積をとるアンドグー１−１３６は
アンドゲート３５からの出力信号によってセットするフ
リップ７０ツブ（Ｆ／Ｆ）、３７はフリップ７０ツブ３
６からの出力信号をクロック信号ＣＬＫに同期させるた
めのフリップフロップである。クロック信号ＣＬＫは、
メモリ１２のメモリサイクルに対応している。
示す。同図において、３１はマイクロプロセッサバス２
２上のコマンドをデコードするコマンドデコーダ、３２
は同デコーダ３１のデコード信号線である。コマンドデ
コーダ３１は、上記コマンドが、′ 第１図のメモリ１
２のメモリ領域に対するメモリアドレス割付けの変更（
切換え）を指示するコマンド（メモリアドレス割付は変
更コマンド）の場合、信号線３２をアクティブ（論理“
’１”）にする。３３はマイクロプロセッサバス２２上
のアドレス（１，１０ボートアドレス）をデコードする
アドレスデコーダ、３４は同デコーダ３３のデコード信
号線３４である。アドレスデコーダ３３は、上記アドレ
スがアドレス割付は回路１６を示す場合、信号線３４を
アクティブ（論理゛１″）にする。３５は信号線３２．
３４上の各信号の論理積をとるアンドグー１−１３６は
アンドゲート３５からの出力信号によってセットするフ
リップ７０ツブ（Ｆ／Ｆ）、３７はフリップ７０ツブ３
６からの出力信号をクロック信号ＣＬＫに同期させるた
めのフリップフロップである。クロック信号ＣＬＫは、
メモリ１２のメモリサイクルに対応している。
３８はマイクロプロセッサバス２３上のメモリアドレス
をデコードするアドレスデコーダ、３９．４０は同デコ
ーダ３８のデコード信号線である。また、前記したメモ
リ選択信号線１９もアドレスデコーダ３８のデコード信
号線である。アドレスデコーダ３８は、上記メモリアド
レスが ００００００）１−０ＯＦＦＦＦＨ のアドレス範囲に含まれている場合、信号線１９をアク
ティブ（論理“’１”）にする。なお、添字のＨは、１
６進表現であることを示す。また、アドレスデコーダ３
８は、上記メモリアドレスが０１００００１１−０１Ｆ
ＦＦＦＨ のアドレス範囲に含まれている場合、信号線３９をアク
ティブ（論理“’１”）にする。また、アドレスデコー
ダ３８は、上記メモリアドレスが０ＦＯＯＯＯＨ〜０Ｆ
ＦＦＦ’Ｆ。
をデコードするアドレスデコーダ、３９．４０は同デコ
ーダ３８のデコード信号線である。また、前記したメモ
リ選択信号線１９もアドレスデコーダ３８のデコード信
号線である。アドレスデコーダ３８は、上記メモリアド
レスが ００００００）１−０ＯＦＦＦＦＨ のアドレス範囲に含まれている場合、信号線１９をアク
ティブ（論理“’１”）にする。なお、添字のＨは、１
６進表現であることを示す。また、アドレスデコーダ３
８は、上記メモリアドレスが０１００００１１−０１Ｆ
ＦＦＦＨ のアドレス範囲に含まれている場合、信号線３９をアク
ティブ（論理“’１”）にする。また、アドレスデコー
ダ３８は、上記メモリアドレスが０ＦＯＯＯＯＨ〜０Ｆ
ＦＦＦ’Ｆ。
のアドレス範囲に含まれている場合、信号線４０をアク
ティブ（論理゛１″）にする。なお、第２図では、 ０２００００Ｈ〜０２ＦＦＦＦ）Ｉ ０３００００８〜０３Ｆ’ＦＦＦｎ などの各アドレス範囲に対応するデコード信号線につい
ては、省略されている。これら省略された信号線は、図
示せぬＲＡＭ （第１図のＲＡＭ１５に相当するＲＡＭ
）のメモリ選択信号線として用いられる。
ティブ（論理゛１″）にする。なお、第２図では、 ０２００００Ｈ〜０２ＦＦＦＦ）Ｉ ０３００００８〜０３Ｆ’ＦＦＦｎ などの各アドレス範囲に対応するデコード信号線につい
ては、省略されている。これら省略された信号線は、図
示せぬＲＡＭ （第１図のＲＡＭ１５に相当するＲＡＭ
）のメモリ選択信号線として用いられる。
４１、４２は六入力およびＢ入力を有するマルチプレク
サ（ＭＰＸ）である。マルチプレクサ４１の六入力、お
よびマルチプレクサ４２の８入力は、信号線４０に共通
接続されている。また、マルチプレクサ４１のＢ入力、
およびマルチプレ・フサ４２の六入力は、信号線３９に
共通接続されている。マルチプレクサ４１．４２は、フ
リップ７０ツブ３７からの出力信号に応じ、六入力また
は８入力のいずれか一方を選択する。マルチプレクサ４
１の出力は信号線１７に接続され、マルチプレクサ４２
の出力は信号線１８に接続されている。
サ（ＭＰＸ）である。マルチプレクサ４１の六入力、お
よびマルチプレクサ４２の８入力は、信号線４０に共通
接続されている。また、マルチプレクサ４１のＢ入力、
およびマルチプレ・フサ４２の六入力は、信号線３９に
共通接続されている。マルチプレクサ４１．４２は、フ
リップ７０ツブ３７からの出力信号に応じ、六入力また
は８入力のいずれか一方を選択する。マルチプレクサ４
１の出力は信号線１７に接続され、マルチプレクサ４２
の出力は信号線１８に接続されている。
次に、この発明の一実施例の動作を、第３図のフローチ
ャート、第４図のメモリアドレス割付は説明図を参照し
て説明する。マイクロ−プロセッサ１１は、システム電
源投入後、またはイニシャライズ後、メモリ１２の ■０ＦＯＯＯＯＨ番地〜０ＦＦＦＦＦＨ番地の内容（マ
イクロプログラム）を読出し、その読出し内容を同メモ
リ１２の ■ＯＩ ＱＯＯＯｏ番地〜０１ＦＦＦＦｏ番地にローデ
ィングする処理（ステップ８１）を行なう。このステッ
プＳ１の処理のためのマイクロプログラム自体は、上記
■で示されるメモリ１２内メモリ領域からフェッチされ
る。このステップＳ１の処理により、以下に述べるよう
に、ＲＯＭ１３に予め格納されているマイクロプログラ
ムがＲＡＭ１４にローディングされる。
ャート、第４図のメモリアドレス割付は説明図を参照し
て説明する。マイクロ−プロセッサ１１は、システム電
源投入後、またはイニシャライズ後、メモリ１２の ■０ＦＯＯＯＯＨ番地〜０ＦＦＦＦＦＨ番地の内容（マ
イクロプログラム）を読出し、その読出し内容を同メモ
リ１２の ■ＯＩ ＱＯＯＯｏ番地〜０１ＦＦＦＦｏ番地にローデ
ィングする処理（ステップ８１）を行なう。このステッ
プＳ１の処理のためのマイクロプログラム自体は、上記
■で示されるメモリ１２内メモリ領域からフェッチされ
る。このステップＳ１の処理により、以下に述べるよう
に、ＲＯＭ１３に予め格納されているマイクロプログラ
ムがＲＡＭ１４にローディングされる。
今、マイクロプロセッサ１１からメモリ１２に対し、マ
イクロプログラム読出しのために、マイクロプロセッサ
バス２２経出で（上記■に示すアドレス範囲内）メモリ
アドレスが提示されたものとする。
イクロプログラム読出しのために、マイクロプロセッサ
バス２２経出で（上記■に示すアドレス範囲内）メモリ
アドレスが提示されたものとする。
アドレス割付は回路１６内のアドレスデコーダ３８は、
マイクロプロセッサバス２２上のメモリアドレスをデコ
ードする。アドレスデコーダ３８は、上記メモリアドレ
スが、この例のように上記■のアドレス範囲に含まれて
いる場合、信号線４０に論理１１１ ＩＩの信号を出力
する。この論理“′１″の信号は、マルチプレクサ４１
の六入力、およびマルチプレクサ４２のＢ入力に導かれ
る。このとき、フリップ７０ツブ３７はイニシャライズ
（リセット）されている。
マイクロプロセッサバス２２上のメモリアドレスをデコ
ードする。アドレスデコーダ３８は、上記メモリアドレ
スが、この例のように上記■のアドレス範囲に含まれて
いる場合、信号線４０に論理１１１ ＩＩの信号を出力
する。この論理“′１″の信号は、マルチプレクサ４１
の六入力、およびマルチプレクサ４２のＢ入力に導かれ
る。このとき、フリップ７０ツブ３７はイニシャライズ
（リセット）されている。
フリツプフロツプ３７がリセットしている場合、マルチ
プレクサ４１．４２は六入力を選択する。したがって、
信号線４０上の論理１１１ ＋＋の（アクティブな）信
号は、マルチプレクサ４１により選択される。マルチプ
レクサ４１からの論理°“１″の選択出力信号は、信号
線１７Ｊ！由でＲＯＭ１３に供給さ、れる。これにより
、ＲＯＭ１３が選択され。このことから、ＲＯＭ１３に
は、第４図（ａ）に示すように、上記■のアドレス範囲
が割付けられていることが理解されよう。したがって、
マイクロプロセッサ１１は、ＲＯＭ１３からマイクロプ
ログラムを読出すことができる。
プレクサ４１．４２は六入力を選択する。したがって、
信号線４０上の論理１１１ ＋＋の（アクティブな）信
号は、マルチプレクサ４１により選択される。マルチプ
レクサ４１からの論理°“１″の選択出力信号は、信号
線１７Ｊ！由でＲＯＭ１３に供給さ、れる。これにより
、ＲＯＭ１３が選択され。このことから、ＲＯＭ１３に
は、第４図（ａ）に示すように、上記■のアドレス範囲
が割付けられていることが理解されよう。したがって、
マイクロプロセッサ１１は、ＲＯＭ１３からマイクロプ
ログラムを読出すことができる。
次に、上記読出したマイクロプログラムをメモリ１２（
内のＲＡＭ１４）に書込むために、マイクロプロセッサ
１１からメモリ１２に対し、マイクロプロセッサバス２
２経由で（上記■に示すアドレス範囲内）メモリアドレ
スが提示されたものとする。アドレス割付は回路１６内
のアドレスデコーダ３８は、マイクロプロセッサバス２
２上のメモリアドレスをデコードする。アドレスデコー
ダ３８は、上記メモリアドレスが、この例のように上記
■のアドレス範囲に含まれている場合、信号線３９に論
理“′１パの信号を出力する。この論理゛１″の信号は
、マルチプレクサ４１の８入力、およびマルチプレクサ
４２の六入力に導かれる。このとき、フリップ７０ツブ
３７はリセットしている。したがって、信号線３９上の
論理゛１”の（アクティブな）信号は、マルチプレクサ
４２により選択される。マルチプレクサ４２からの論理
゛１”の選択出力信号は、信号線１８経由でＲＡＭ１４
に供給される。これにより、ＲＡ Ｍ １４が選択され
。このことから、ＲＡＭ１４には、第４図（、ａ ）に
示すように、上記■のアドレス範囲が割付けられている
ことが理解されよう。したがって、マイクロプロセッサ
１１は、ＲＯＭ１３から読出したマイクロプログラムを
、第４図（ａ）に矢印Ａで示すように、ＲＡＭ１４にロ
ーディングすることができる。
内のＲＡＭ１４）に書込むために、マイクロプロセッサ
１１からメモリ１２に対し、マイクロプロセッサバス２
２経由で（上記■に示すアドレス範囲内）メモリアドレ
スが提示されたものとする。アドレス割付は回路１６内
のアドレスデコーダ３８は、マイクロプロセッサバス２
２上のメモリアドレスをデコードする。アドレスデコー
ダ３８は、上記メモリアドレスが、この例のように上記
■のアドレス範囲に含まれている場合、信号線３９に論
理“′１パの信号を出力する。この論理゛１″の信号は
、マルチプレクサ４１の８入力、およびマルチプレクサ
４２の六入力に導かれる。このとき、フリップ７０ツブ
３７はリセットしている。したがって、信号線３９上の
論理゛１”の（アクティブな）信号は、マルチプレクサ
４２により選択される。マルチプレクサ４２からの論理
゛１”の選択出力信号は、信号線１８経由でＲＡＭ１４
に供給される。これにより、ＲＡ Ｍ １４が選択され
。このことから、ＲＡＭ１４には、第４図（、ａ ）に
示すように、上記■のアドレス範囲が割付けられている
ことが理解されよう。したがって、マイクロプロセッサ
１１は、ＲＯＭ１３から読出したマイクロプログラムを
、第４図（ａ）に矢印Ａで示すように、ＲＡＭ１４にロ
ーディングすることができる。
以上のようにして、ＲＯＭ１３に予め格納されていたマ
イクロプログラムをＲＡＭ１４へ転送すると、マイクロ
プロセッサ１１はＲＯＭ１３内のマイクロプロセッサに
より、アドレス割付は回路１６に対してメモリアドレス
割付は変更を指示するコマンドを発行する（ステップ８
２）。即ち、マイクロプロセッサ１１は、メモリアドレ
ス割付は変更コマンド、およびアドレス割付は回路１６
を指定するアドレス（Ｉ１０ボートアドレス）をマイク
ロプロセッサバス２２に送出する。アドレス割付は回路
１６内のコマンドデコーダ３１は、マイクロプロセッサ
バス２２上のコマンドをデコードする。コマンドデコー
ダ３１は、この例のように上記コマンドがメモリアドレ
ス割付は変更コマンドの場合、信号線３２に論理″１°
′の（アクティブな）信号を出力する。また、アドレス
割付は回路１６内のアドレスデコーダ３３は、マイクロ
プロセッサバス２２上のアドレス（１１０ボートアドレ
ス）をデコードする。アドレスデコーダ３３は、この例
のように上記アドレスがアドレス割付は回路１６を示し
ている場合、信号線３４に論理“１“の（アクティブな
）信号を出力する。アンドゲート３５は、信号線３２．
３４上の論理“１″の信号に応じ、論理０１ Ｉ＋の信
号をフリップフロップ３６に出力する。これにより、フ
リップ７０ツブ３６はセットする。即ち、フリップフロ
ップ３Ｇは、アドレス割付け一回路１Ｇがメモリアドレ
ス割付けの変更を指示されたことを記憶する。フリップ
７０ツブ３６からのセット出力信号はフリップフロップ
３７に導かれる。この結果、フリップ７０ツブ３７は、
クロック信号ＣＬＫ、即ちメモリ１２のバスサイクルに
同期してセットする。
イクロプログラムをＲＡＭ１４へ転送すると、マイクロ
プロセッサ１１はＲＯＭ１３内のマイクロプロセッサに
より、アドレス割付は回路１６に対してメモリアドレス
割付は変更を指示するコマンドを発行する（ステップ８
２）。即ち、マイクロプロセッサ１１は、メモリアドレ
ス割付は変更コマンド、およびアドレス割付は回路１６
を指定するアドレス（Ｉ１０ボートアドレス）をマイク
ロプロセッサバス２２に送出する。アドレス割付は回路
１６内のコマンドデコーダ３１は、マイクロプロセッサ
バス２２上のコマンドをデコードする。コマンドデコー
ダ３１は、この例のように上記コマンドがメモリアドレ
ス割付は変更コマンドの場合、信号線３２に論理″１°
′の（アクティブな）信号を出力する。また、アドレス
割付は回路１６内のアドレスデコーダ３３は、マイクロ
プロセッサバス２２上のアドレス（１１０ボートアドレ
ス）をデコードする。アドレスデコーダ３３は、この例
のように上記アドレスがアドレス割付は回路１６を示し
ている場合、信号線３４に論理“１“の（アクティブな
）信号を出力する。アンドゲート３５は、信号線３２．
３４上の論理“１″の信号に応じ、論理０１ Ｉ＋の信
号をフリップフロップ３６に出力する。これにより、フ
リップ７０ツブ３６はセットする。即ち、フリップフロ
ップ３Ｇは、アドレス割付け一回路１Ｇがメモリアドレ
ス割付けの変更を指示されたことを記憶する。フリップ
７０ツブ３６からのセット出力信号はフリップフロップ
３７に導かれる。この結果、フリップ７０ツブ３７は、
クロック信号ＣＬＫ、即ちメモリ１２のバスサイクルに
同期してセットする。
フリップフロップ３７がセラ］・すると、即ちフリップ
フロップ３７からの出力信号が論理″゛０″から論理１
１１ Ｉ＋に遷移すると、マルチプレクサ４１はＢ入力
を選択し、マルチプレクサ４２は六入力を選択する。こ
の結果、信号線４０がアクティブの場合、即ちマイクロ
プロセッサ１１から提示されたメモリアドレスが上記■
のアドレス範囲に含まれている場合、前記した場合と異
なってＲＡＭ１４が選択される。また、信号線３９がア
クティブの場合、即ちマイクロプロセッサ１１から提示
されたメモリアドレスが上記■のアドレス範囲に含まれ
ている場合、ＲＯＭ１３が選択される。このことから、
ＲＯＭ１３およびＲＡ Ｍ １４に割付けられるメモリ
アドレス範囲が、マイクロプロセッサ１１からのメモリ
アドレス割付は変更指示に応じ、第４図（ｂ）に示すよ
うに相互に切換えられることが理解されよう。
フロップ３７からの出力信号が論理″゛０″から論理１
１１ Ｉ＋に遷移すると、マルチプレクサ４１はＢ入力
を選択し、マルチプレクサ４２は六入力を選択する。こ
の結果、信号線４０がアクティブの場合、即ちマイクロ
プロセッサ１１から提示されたメモリアドレスが上記■
のアドレス範囲に含まれている場合、前記した場合と異
なってＲＡＭ１４が選択される。また、信号線３９がア
クティブの場合、即ちマイクロプロセッサ１１から提示
されたメモリアドレスが上記■のアドレス範囲に含まれ
ている場合、ＲＯＭ１３が選択される。このことから、
ＲＯＭ１３およびＲＡ Ｍ １４に割付けられるメモリ
アドレス範囲が、マイクロプロセッサ１１からのメモリ
アドレス割付は変更指示に応じ、第４図（ｂ）に示すよ
うに相互に切換えられることが理解されよう。
上記したアドレス割付は変更後においては、マイクロプ
ロセッサ１１は、実行すべきマイクロプログラム（マイ
クロ命令）を、（ＲＯＭ１３でなく）ＲＡＭ１４からフ
ェッチすることになる。したがって、この実施例によれ
ば、ＲＯＭ１３に予め格納されているマイクロプログラ
ムのデバッグを、同プログラムに特別な工夫を施すこと
なく、ＲＡＭ１４上で行なうことができる。そして、デ
バッグを進めてゆく段階でバグが発見された場合には、
オペレータはＣＲＴ端末２０を操作することにより、該
当プログラムをＲＡ Ｍ １．４上で修正し、作業を継
続することができる。
ロセッサ１１は、実行すべきマイクロプログラム（マイ
クロ命令）を、（ＲＯＭ１３でなく）ＲＡＭ１４からフ
ェッチすることになる。したがって、この実施例によれ
ば、ＲＯＭ１３に予め格納されているマイクロプログラ
ムのデバッグを、同プログラムに特別な工夫を施すこと
なく、ＲＡＭ１４上で行なうことができる。そして、デ
バッグを進めてゆく段階でバグが発見された場合には、
オペレータはＣＲＴ端末２０を操作することにより、該
当プログラムをＲＡ Ｍ １．４上で修正し、作業を継
続することができる。
［発明の効果］
以上詳述したようにこの発明によれば、ＲＡＭ上でマイ
クロプログラムのデバッグを行なう場合に、同プログラ
ムに割付けられるアドレスが変化しないで済むので、プ
ログラムに特別の工夫を施すなどの変更が一切不要とな
り、またデバッグ上の制約もなく、デバッグ効率が著し
く向上する。
クロプログラムのデバッグを行なう場合に、同プログラ
ムに割付けられるアドレスが変化しないで済むので、プ
ログラムに特別の工夫を施すなどの変更が一切不要とな
り、またデバッグ上の制約もなく、デバッグ効率が著し
く向上する。
第１図はこの発明を適用するマイクロプロセッサシステ
ムの構成を示すブロック図、第２図は第１図に示すアド
レス割付は回路の回路構成図、第３図は動作を説明する
ためのフローチｔ−１〜、第４図はメモリアドレス割付
は状態を説明する図である。 １１・・・マイクロプロセッサ、１２・・・メモリ、１
３・・・ＲＯＭ、１４．１５・・・ＲＡＭ、１６・・・
アドレス割付は回路、３１・・・コマンドデコーダ、３
３．３８・・・アドレスデコーダ、３６．３７・・・フ
リップフロップ、 ４１．４２・・・マルチプレクサ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
ムの構成を示すブロック図、第２図は第１図に示すアド
レス割付は回路の回路構成図、第３図は動作を説明する
ためのフローチｔ−１〜、第４図はメモリアドレス割付
は状態を説明する図である。 １１・・・マイクロプロセッサ、１２・・・メモリ、１
３・・・ＲＯＭ、１４．１５・・・ＲＡＭ、１６・・・
アドレス割付は回路、３１・・・コマンドデコーダ、３
３．３８・・・アドレスデコーダ、３６．３７・・・フ
リップフロップ、 ４１．４２・・・マルチプレクサ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (1)
- 初期状態において第１のアドレス範囲が割付けられ、マ
イクロプログラムを格納するＲＯＭ、および初期状態に
おいて第２のアドレス範囲が割付けられるＲＡＭを含む
メモリと、上記ＲＯＭに格納されているマイクロプログ
ラムを上記ＲＯＭから上記ＲＡＭに転送する手段と、上
記メモリに対するメモリアドレスが上記第１、第２いず
れのアドレス範囲に、あるかを判定するアドレス判定手
段と、上記ＲＯＭおよびＲＡＭに対するアドレス割付け
の切換えを指示する指示手段と、この指示手段の指示内
容および上記アドレス判定手段の判定結果に応じて上記
ＲＯＭまたはＲＡＭのいずれか一方を選択するメモリ選
択手段とを具備し、上記ＲＯＭに格納されているマイク
ロプログラムに対するデバッグ処理が、上記ＲＡＭ上で
行なわれるように構成されていることを特徴とするメモ
リアドレス割付は方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11189984A JPS60254344A (ja) | 1984-05-31 | 1984-05-31 | メモリアドレス割付け方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11189984A JPS60254344A (ja) | 1984-05-31 | 1984-05-31 | メモリアドレス割付け方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254344A true JPS60254344A (ja) | 1985-12-16 |
Family
ID=14572918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11189984A Pending JPS60254344A (ja) | 1984-05-31 | 1984-05-31 | メモリアドレス割付け方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254344A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690603B2 (en) | 1992-03-17 | 2004-02-10 | Hitachi, Ltd. | Microcomputer including a flash memory that is two-way programmable |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
-
1984
- 1984-05-31 JP JP11189984A patent/JPS60254344A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690603B2 (en) | 1992-03-17 | 2004-02-10 | Hitachi, Ltd. | Microcomputer including a flash memory that is two-way programmable |
| US6999350B2 (en) | 1992-03-17 | 2006-02-14 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| US7184321B2 (en) | 1992-03-17 | 2007-02-27 | Hitachi Ulsi Systems Co., Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US7295476B2 (en) | 1992-03-17 | 2007-11-13 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US7505329B2 (en) | 1992-03-17 | 2009-03-17 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US7965563B2 (en) | 1992-03-17 | 2011-06-21 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
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