JPH0683986A - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
- Publication number
- JPH0683986A JPH0683986A JP4233216A JP23321692A JPH0683986A JP H0683986 A JPH0683986 A JP H0683986A JP 4233216 A JP4233216 A JP 4233216A JP 23321692 A JP23321692 A JP 23321692A JP H0683986 A JPH0683986 A JP H0683986A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- interrupt
- vector
- instruction code
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 割込み処理機能を有するシングルチップ・マ
イクロコンピュータの割込み処理速度を改善する。 【構成】 本発明のシングルチップ・マイクロコンピュ
ータは、レジスタ２および３、ＣＰＵ制御レジスタ４お
よび５、およびインバータ６を含む命令実行ユニット１
と、割込みコントローラ７と、ＯＲ回路８と、ＡＮＤ回
路９および１３と、ＲＡＭ１０と、アドレス発生回路１
１と、インバータ１２と、命令キュー１４と、バス・コ
ントロール・ユニット１５と、キャッシュメモリ１６
と、メモリ１７とを備えて構成されている。
イクロコンピュータの割込み処理速度を改善する。 【構成】 本発明のシングルチップ・マイクロコンピュ
ータは、レジスタ２および３、ＣＰＵ制御レジスタ４お
よび５、およびインバータ６を含む命令実行ユニット１
と、割込みコントローラ７と、ＯＲ回路８と、ＡＮＤ回
路９および１３と、ＲＡＭ１０と、アドレス発生回路１
１と、インバータ１２と、命令キュー１４と、バス・コ
ントロール・ユニット１５と、キャッシュメモリ１６
と、メモリ１７とを備えて構成されている。
Description
【０００１】
【産業上の利用分野】本発明はシングルチップ・マイク
ロコンピュータに関し、特に割込み機能を有するシング
ルチップ・マイクロコンピュータに関する。
ロコンピュータに関し、特に割込み機能を有するシング
ルチップ・マイクロコンピュータに関する。
【０００２】
【従来の技術】従来、この種のシングルチップ・マイク
ロコンピュータは、図３に示されるように、レジスタ２
およびＣＰＵ制御レジスタ４を含む命令実行ユニット１
と、割込みコントローラ７と、命令キュー１４と、バス
コントロール・ユニット１５と、キャッシュメモリ１６
と、メモリ１７とを備えて構成されている。
ロコンピュータは、図３に示されるように、レジスタ２
およびＣＰＵ制御レジスタ４を含む命令実行ユニット１
と、割込みコントローラ７と、命令キュー１４と、バス
コントロール・ユニット１５と、キャッシュメモリ１６
と、メモリ１７とを備えて構成されている。
【０００３】図３において、割込みコントローラ７よ
り、バス２０１を介して割込み要求が出されると、図４
（ａ）の割込み処理時におけるフローチャートに見られ
るように、割込みコントローラ７より命令実行ユニット
１に対して、割込みに対応するベクタアドレスが、内部
バス２０１を介して出力される（ステップ３１）。次い
で命令実行ユニット１においてはベクタアドレスを読込
んで（ステップ３２）、バス・コントロール・ユニット
１５に対してベクタアドレスを与え、バス・コントロー
ル・ユニット１５においては、当該ベクタアドレスの示
す番地のデータがキャッシュメモリ１６に存在すれば、
シャッシュメモリ１６よりベクタ・データを受取り、ま
た当該データがキャッシュメモリ１６に存在しない場合
には、バス・コントロール・ユニット１５においては、
バス・サイクルを起動させてベクタ・データを受取り、
命令実行ユニット１に伝達する（ステップ３３）。命令
実行ユニット１においては、現在進行中の命令終了後に
割込み処理に入り、プログラム・カウンタ（ＰＣ）およ
びプログラム・ステータス・ワード（ＰＳＷ）をスタッ
ク・ポインタ（ＳＰ）の値の示すスタック領域に退避さ
せる（ステップ３４）。そして、プログラム・カウンタ
（ＰＣ）に対して、バス・コントロール・ユニット１５
から受取ったベクタ・データを書込み、バス・コントロ
ール・ユニット１５に対して分岐アドレスを書込む（ス
テップ３５）。バス・コントロール・ユニット１５にお
いては、分岐アドレスのプログラムが、キャッシュメモ
リ１６に存在する場合には、キャッシュメモリ１５より
命令コードを読出し、存在しない場合には、バス・サイ
クルを起動してメモリ１７より命令コード・フェッチを
行い、当該命令コードを読込む（ステップ３６）。命令
キュー１４は、バス・コントロール・ユニット１５より
バス２０５を介して命令コードを受取り（ステップ３
７）、命令実行ユニット１において命令コードを必要と
する時に、命令キュー出力を命令実行ユニット１に与え
る（ステップ３８および３９）。また、命令キュー１４
の命令コードがつまっている場合には、バス・コントロ
ール・ユニット１５に対して命令フェッチ中止信号が出
力され、バス・コントロール・ユニット１５の命令フェ
ッチが停止される。バス・コントロール・ユニット１５
においては、シャッシュメモリ１６にアドレスがヒット
しない場合には、割込み処理に必要なバス・サイクルを
起動させる。また、割込み処理がベクタ割込み処理では
なく、転送命令および論理演算等の簡単な処理の場合に
は、マイクロプロセッサにプログラミングしておき、割
込み入力により、当該マイクロプログラムを起動させ
て、データ転送および演算処理等が行うマイクロプログ
ラム処理により、割込み処理を速く行う方法がある。
り、バス２０１を介して割込み要求が出されると、図４
（ａ）の割込み処理時におけるフローチャートに見られ
るように、割込みコントローラ７より命令実行ユニット
１に対して、割込みに対応するベクタアドレスが、内部
バス２０１を介して出力される（ステップ３１）。次い
で命令実行ユニット１においてはベクタアドレスを読込
んで（ステップ３２）、バス・コントロール・ユニット
１５に対してベクタアドレスを与え、バス・コントロー
ル・ユニット１５においては、当該ベクタアドレスの示
す番地のデータがキャッシュメモリ１６に存在すれば、
シャッシュメモリ１６よりベクタ・データを受取り、ま
た当該データがキャッシュメモリ１６に存在しない場合
には、バス・コントロール・ユニット１５においては、
バス・サイクルを起動させてベクタ・データを受取り、
命令実行ユニット１に伝達する（ステップ３３）。命令
実行ユニット１においては、現在進行中の命令終了後に
割込み処理に入り、プログラム・カウンタ（ＰＣ）およ
びプログラム・ステータス・ワード（ＰＳＷ）をスタッ
ク・ポインタ（ＳＰ）の値の示すスタック領域に退避さ
せる（ステップ３４）。そして、プログラム・カウンタ
（ＰＣ）に対して、バス・コントロール・ユニット１５
から受取ったベクタ・データを書込み、バス・コントロ
ール・ユニット１５に対して分岐アドレスを書込む（ス
テップ３５）。バス・コントロール・ユニット１５にお
いては、分岐アドレスのプログラムが、キャッシュメモ
リ１６に存在する場合には、キャッシュメモリ１５より
命令コードを読出し、存在しない場合には、バス・サイ
クルを起動してメモリ１７より命令コード・フェッチを
行い、当該命令コードを読込む（ステップ３６）。命令
キュー１４は、バス・コントロール・ユニット１５より
バス２０５を介して命令コードを受取り（ステップ３
７）、命令実行ユニット１において命令コードを必要と
する時に、命令キュー出力を命令実行ユニット１に与え
る（ステップ３８および３９）。また、命令キュー１４
の命令コードがつまっている場合には、バス・コントロ
ール・ユニット１５に対して命令フェッチ中止信号が出
力され、バス・コントロール・ユニット１５の命令フェ
ッチが停止される。バス・コントロール・ユニット１５
においては、シャッシュメモリ１６にアドレスがヒット
しない場合には、割込み処理に必要なバス・サイクルを
起動させる。また、割込み処理がベクタ割込み処理では
なく、転送命令および論理演算等の簡単な処理の場合に
は、マイクロプロセッサにプログラミングしておき、割
込み入力により、当該マイクロプログラムを起動させ
て、データ転送および演算処理等が行うマイクロプログ
ラム処理により、割込み処理を速く行う方法がある。
【０００４】
【発明が解決しようとする課題】上述した従来の割込み
処理機能を有するシングルチップ・マイクロコンピュー
タにおいては、割込み要求が受付けられてから命令コー
ドを受取るためには、バス・コントロール・ユニットを
通してベクタアドレスのベクタコードを読出し、プログ
ラムカウンタおよびプログラムステータス・ワードの退
避、命令コード・フェッチ等のバス・コントロール・ユ
ニットによるアクセスが必要となり、このために、キャ
ッシュメモリを内蔵していても、キャッシュがヒットし
ない場合には、割込み処理速度を高めることができない
という欠点がある。
処理機能を有するシングルチップ・マイクロコンピュー
タにおいては、割込み要求が受付けられてから命令コー
ドを受取るためには、バス・コントロール・ユニットを
通してベクタアドレスのベクタコードを読出し、プログ
ラムカウンタおよびプログラムステータス・ワードの退
避、命令コード・フェッチ等のバス・コントロール・ユ
ニットによるアクセスが必要となり、このために、キャ
ッシュメモリを内蔵していても、キャッシュがヒットし
ない場合には、割込み処理速度を高めることができない
という欠点がある。
【０００５】また、割込み処理が簡単な処理の場合にお
いて、マイクロプログラムに組込まれたユーザに提供さ
れているマイクロプログラム処理の選択により、割込み
処理を行う方法も行われてはいるが、この場合には、ユ
ーザにおいて、自由にマイクロプログラム処理の選択を
行うことができないという欠点がある。
いて、マイクロプログラムに組込まれたユーザに提供さ
れているマイクロプログラム処理の選択により、割込み
処理を行う方法も行われてはいるが、この場合には、ユ
ーザにおいて、自由にマイクロプログラム処理の選択を
行うことができないという欠点がある。
【０００６】
【課題を解決するための手段】本発明のシングルチップ
・マイクロコンピュータは、割込み機能を内蔵するシン
グルチップ・マイクロコンピュータにおいて、割込み処
理時に実行される割込みソースに対応する複数の命令コ
ードを記憶する割込み命令コード記憶手段と、正常動作
時に対応する複数の命令コードを一時的に記憶する命令
コード記憶手段と、それぞれレジスタとＣＰＵ制御レジ
スタとにより形成され、割込み処理時と正常動作時とに
対応して機能する第１および第２の組合わせ回路を含
み、所定の命令コードを受けて当該命令を実行する命令
実行手段とを少なくとも備え、前記割込み処理時におい
て、前記命令コード記憶手段からの命令コード読出しを
中止し、前記割込み命令コード記憶手段より前記割込み
ソースに対応する命令コードを順次読出すとともに、前
記命令実行手段に含まれる第２の組合わせ回路を、第１
の組合わせ回路に切替えることを特徴としている。
・マイクロコンピュータは、割込み機能を内蔵するシン
グルチップ・マイクロコンピュータにおいて、割込み処
理時に実行される割込みソースに対応する複数の命令コ
ードを記憶する割込み命令コード記憶手段と、正常動作
時に対応する複数の命令コードを一時的に記憶する命令
コード記憶手段と、それぞれレジスタとＣＰＵ制御レジ
スタとにより形成され、割込み処理時と正常動作時とに
対応して機能する第１および第２の組合わせ回路を含
み、所定の命令コードを受けて当該命令を実行する命令
実行手段とを少なくとも備え、前記割込み処理時におい
て、前記命令コード記憶手段からの命令コード読出しを
中止し、前記割込み命令コード記憶手段より前記割込み
ソースに対応する命令コードを順次読出すとともに、前
記命令実行手段に含まれる第２の組合わせ回路を、第１
の組合わせ回路に切替えることを特徴としている。
【０００７】なお、前記割込み命令コード記憶手段は、
ＲＡＭにより構成してもよく、またはＲＯＭにより構成
してもよい。
ＲＡＭにより構成してもよく、またはＲＯＭにより構成
してもよい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、レジ
スタ２および３、ＣＰＵ制御レジスタ４および５、およ
びインバータ６を含む命令実行ユニット１と、割込みコ
ントローラ７と、ＯＲ回路８と、ＡＮＤ回路９および１
３と、ＲＡＭ１０と、アドレス発生回路１１と、インバ
ータ１２と、命令キュー１４と、バス・コントロール・
ユニット１５と、キャッシュメモリ１６と、メモリ１７
とを備えて構成されている。
ク図である。図１に示されるように、本実施例は、レジ
スタ２および３、ＣＰＵ制御レジスタ４および５、およ
びインバータ６を含む命令実行ユニット１と、割込みコ
ントローラ７と、ＯＲ回路８と、ＡＮＤ回路９および１
３と、ＲＡＭ１０と、アドレス発生回路１１と、インバ
ータ１２と、命令キュー１４と、バス・コントロール・
ユニット１５と、キャッシュメモリ１６と、メモリ１７
とを備えて構成されている。
【００１０】図１において、バス・コントロールユニッ
ト１５においては、命令実行ユニット１の要求により、
命令フェッチおよびデータのリード・ライト処理が行わ
れる。この場合に、キャッシュメモリ１６上にデータが
存在しない場合には、バス・サイクルを起動させて、メ
モリ１７から命令コードおよびデータが読出される。ハ
ス・コントロールユニット１５により読出されたデータ
は、内部バス２０２を介して、命令実行ユニット１に取
込まれて、命令コードはバス２０５を介して命令キュー
１４に取込まれてゆく。命令実行ユニット１は、バス２
０４を介して、命令キュー１４および非ベクタ割込み処
理時の命令コードが格納されるＲＡＭ１０の出力と接続
される。命令実行ユニット１より出力される命令キュー
読出し信号１０２と、非ベクタ割込み処理選択信号１０
１が入力されるインバータ１２の出力はＡＮＤ回路１３
に入力され、通常の命令実行時においては非ベクタ割込
み処理選択信号１０１が“０”であるため、命令キュー
読出し信号１０２が“１”になると、命令キュー１４よ
り命令コードが読出される。また、非ベクタ割込み処理
時においては、命令キュー読出し信号１０２と非ベクタ
割込み処理選択信号１０１が入力されるＡＮＤ回路９に
より、非ベクタ割込み処理選択信号１０１が“１”であ
るために、命令キュー読出し信号１０２が“１”になる
と、非ベクタ割込み処理時の命令コードが格納されるＲ
ＡＭ１０より命令コードが読出される。
ト１５においては、命令実行ユニット１の要求により、
命令フェッチおよびデータのリード・ライト処理が行わ
れる。この場合に、キャッシュメモリ１６上にデータが
存在しない場合には、バス・サイクルを起動させて、メ
モリ１７から命令コードおよびデータが読出される。ハ
ス・コントロールユニット１５により読出されたデータ
は、内部バス２０２を介して、命令実行ユニット１に取
込まれて、命令コードはバス２０５を介して命令キュー
１４に取込まれてゆく。命令実行ユニット１は、バス２
０４を介して、命令キュー１４および非ベクタ割込み処
理時の命令コードが格納されるＲＡＭ１０の出力と接続
される。命令実行ユニット１より出力される命令キュー
読出し信号１０２と、非ベクタ割込み処理選択信号１０
１が入力されるインバータ１２の出力はＡＮＤ回路１３
に入力され、通常の命令実行時においては非ベクタ割込
み処理選択信号１０１が“０”であるため、命令キュー
読出し信号１０２が“１”になると、命令キュー１４よ
り命令コードが読出される。また、非ベクタ割込み処理
時においては、命令キュー読出し信号１０２と非ベクタ
割込み処理選択信号１０１が入力されるＡＮＤ回路９に
より、非ベクタ割込み処理選択信号１０１が“１”であ
るために、命令キュー読出し信号１０２が“１”になる
と、非ベクタ割込み処理時の命令コードが格納されるＲ
ＡＭ１０より命令コードが読出される。
【００１１】また、命令実行ユニット１の内部のレジス
タは、通常、命令実行時およびベクタ割込み処理時にお
いては、インバータ６の出力は“１”となり、これによ
りレジスタ２およびＣＰＵレジスタ４が選択され、ま
た、他方非ベクタ割込み処理時においては、非ベクタ割
込み選択信号１０１が“１”となり、代ってレジスタ３
およびＣＰＵ制御レジスタ５が選択される。そして、命
令実行ユニット１により、バス２０２を介して割込みコ
ントローラ７のモードレジスタに書込み、割込み処理モ
ードの設定が行われる。割込み処理がベクタ割込み処理
モードの時には、バス２０１を介して命令実行ユニット
１に割込み要求が出力され、当該割込みが受付けられた
後にベクタコードが出力される。
タは、通常、命令実行時およびベクタ割込み処理時にお
いては、インバータ６の出力は“１”となり、これによ
りレジスタ２およびＣＰＵレジスタ４が選択され、ま
た、他方非ベクタ割込み処理時においては、非ベクタ割
込み選択信号１０１が“１”となり、代ってレジスタ３
およびＣＰＵ制御レジスタ５が選択される。そして、命
令実行ユニット１により、バス２０２を介して割込みコ
ントローラ７のモードレジスタに書込み、割込み処理モ
ードの設定が行われる。割込み処理がベクタ割込み処理
モードの時には、バス２０１を介して命令実行ユニット
１に割込み要求が出力され、当該割込みが受付けられた
後にベクタコードが出力される。
【００１２】ベクタ割込時においては、非ベクタ割込み
処理選択信号１０１は“０”のままであり、ベクタ割込
みを伴なわない非ベクタ割込みの場合には、非ベクタ割
込み処理選択信号１０１は“１”となる。割込みコント
ローラ７においては、ＲＡＭ１０に対する書込み時およ
び非ベクタ割込み処理時には、割込みソースに対応する
命令コード選択信号がバス２０３に出力される。このバ
ス２０３介して入力される命令コード選択信号により、
ＲＡＭ１０の上位アドレスが指定され、また、アドレス
発生回路１１より入力されるアドレス信号により、ＲＡ
Ｍ１０の下位アドレスが指定される。バス２０３を介し
て各割込みソースに対する命令のアドレスが指定され、
また、アドレス発生回路１１により、各割込みソースに
おける命令内のアドレスが指定される。アドレス発生回
路１１は、割込みコントローラ７より出力される初期化
信号１０３により初期化されて命令の先頭番地が示さ
れ、書込み信号１０４とＡＮＤ回路９より出力される読
出し信号１０５のＯＲ出力として出力される命令の読出
し信号１０５により、１アドレスごとにカウントアップ
されて、連続的な命令コードの書込み／読出しアドレス
が生成され、ＲＡＭ１０に入力される。
処理選択信号１０１は“０”のままであり、ベクタ割込
みを伴なわない非ベクタ割込みの場合には、非ベクタ割
込み処理選択信号１０１は“１”となる。割込みコント
ローラ７においては、ＲＡＭ１０に対する書込み時およ
び非ベクタ割込み処理時には、割込みソースに対応する
命令コード選択信号がバス２０３に出力される。このバ
ス２０３介して入力される命令コード選択信号により、
ＲＡＭ１０の上位アドレスが指定され、また、アドレス
発生回路１１より入力されるアドレス信号により、ＲＡ
Ｍ１０の下位アドレスが指定される。バス２０３を介し
て各割込みソースに対する命令のアドレスが指定され、
また、アドレス発生回路１１により、各割込みソースに
おける命令内のアドレスが指定される。アドレス発生回
路１１は、割込みコントローラ７より出力される初期化
信号１０３により初期化されて命令の先頭番地が示さ
れ、書込み信号１０４とＡＮＤ回路９より出力される読
出し信号１０５のＯＲ出力として出力される命令の読出
し信号１０５により、１アドレスごとにカウントアップ
されて、連続的な命令コードの書込み／読出しアドレス
が生成され、ＲＡＭ１０に入力される。
【００１３】ＲＡＭ１０においては、バス２０３を経由
して入力されるアドレス信号、およびアドレス発生回路
１１より入力されるアドレス信号を介して、データバス
２０２を経由して入力される書込み命令コードが、書込
み信号１０４により書込まれる。非ベクタ割込み処理実
行時においては、ＡＮＤ回路９より出力される読出し信
号１０５により、命令キュー１４の出力に対応するバス
２０４に命令コードが出力される。
して入力されるアドレス信号、およびアドレス発生回路
１１より入力されるアドレス信号を介して、データバス
２０２を経由して入力される書込み命令コードが、書込
み信号１０４により書込まれる。非ベクタ割込み処理実
行時においては、ＡＮＤ回路９より出力される読出し信
号１０５により、命令キュー１４の出力に対応するバス
２０４に命令コードが出力される。
【００１４】次に、動作について説明する。通常の命令
実行時およびベクタ割込み時における動作については、
前述の従来例の場合と全く同様であるため、その説明は
省略し、新たに追加されたベクタ処理を伴なわない非ベ
クタ割込み処理の動作について説明する。
実行時およびベクタ割込み時における動作については、
前述の従来例の場合と全く同様であるため、その説明は
省略し、新たに追加されたベクタ処理を伴なわない非ベ
クタ割込み処理の動作について説明する。
【００１５】まず、割込み処理の実行時における、ＲＡ
Ｍ１０に対する命令コード書込み動作について説明す
る。割込みコントローラ７によりバス２０３に出力され
る書込みアドレスが選択されるとともに（ステップ６
１）、アドレス発生回路１１に対して初期化信号１０３
が出力され（ステップ６２）、指定された割込みソース
に対応する命令の先頭番地がＲＡＭ１０のアドレスに入
力される。次いで、命令実行ユニット１により、内部バ
ス２０２に割込み時に実行される命令コードが出力され
（ステップ６３）、また書込み信号１０４が出力されて
ＲＡＭ１０に対する１コードの命令コードの書込みが行
われる（ステップ６４）。その後、ＮＡＮＤ回路８を介
してアドレス発生回路１１に対するカウントアップ信号
１０６が出力され、アドレス発生回路１１においては、
次の命令コードの書込みアドレスが発生される（ステッ
プ６５）。
Ｍ１０に対する命令コード書込み動作について説明す
る。割込みコントローラ７によりバス２０３に出力され
る書込みアドレスが選択されるとともに（ステップ６
１）、アドレス発生回路１１に対して初期化信号１０３
が出力され（ステップ６２）、指定された割込みソース
に対応する命令の先頭番地がＲＡＭ１０のアドレスに入
力される。次いで、命令実行ユニット１により、内部バ
ス２０２に割込み時に実行される命令コードが出力され
（ステップ６３）、また書込み信号１０４が出力されて
ＲＡＭ１０に対する１コードの命令コードの書込みが行
われる（ステップ６４）。その後、ＮＡＮＤ回路８を介
してアドレス発生回路１１に対するカウントアップ信号
１０６が出力され、アドレス発生回路１１においては、
次の命令コードの書込みアドレスが発生される（ステッ
プ６５）。
【００１６】このようにして、順次命令コードのデータ
を与えられ、書込み信号１０４が出力されて、非ベクタ
割込み処理時の命令コードが書込まれてゆき（前記ステ
ップ６３、６４、６５および６６の繰返しによる）、命
令の最後に非ベクタ割込み処理からの復帰命令が書込ま
れる（ステップ６７）。同様に、割込みコントローラ７
から出力される割込みアドレスが切替えられて、各割込
みにソースに対応する命令コードの書込みが行われる。
そして次に、割込み処理モードは、ベクタ割込みを伴な
わない非ベクタ割込み処理に切替えられる。
を与えられ、書込み信号１０４が出力されて、非ベクタ
割込み処理時の命令コードが書込まれてゆき（前記ステ
ップ６３、６４、６５および６６の繰返しによる）、命
令の最後に非ベクタ割込み処理からの復帰命令が書込ま
れる（ステップ６７）。同様に、割込みコントローラ７
から出力される割込みアドレスが切替えられて、各割込
みにソースに対応する命令コードの書込みが行われる。
そして次に、割込み処理モードは、ベクタ割込みを伴な
わない非ベクタ割込み処理に切替えられる。
【００１７】次に、非ベクタ割込み処理時の動作につい
て設明する。図１において、割込みコントローラ７によ
り、バス２０１を介して割込み要求が出力され、命令実
行ユニット１により当該割込み要求が受付けられると、
図４（ｂ）の非ベクタ割込み処理時におけるフローチャ
ートに見られるように、割込みコントローラ７におい
て、割込み要求が非ベクタ割込み処理に対応する場合に
は、非ベクタ処理選択信号１０１が“１”に設定され
（ステップ４１）、命令実行ユニット１内のレジスタ２
およびＣＰＵ制御レジスタ４は、レジスタ３およびＣＰ
Ｕ制御レジスタ５に切替えられる。次いで、割込みソー
スに対応する割込みアドレスとして、命令コード選択信
号がバス２０３に出力される（ステップ４３）ととも
に、アドレス発生回路１１に対して初期化信号１０３が
出力され（ステップ４４）、割込みに対応する割込みの
先頭番地がＲＡＭ１０に出力される。
て設明する。図１において、割込みコントローラ７によ
り、バス２０１を介して割込み要求が出力され、命令実
行ユニット１により当該割込み要求が受付けられると、
図４（ｂ）の非ベクタ割込み処理時におけるフローチャ
ートに見られるように、割込みコントローラ７におい
て、割込み要求が非ベクタ割込み処理に対応する場合に
は、非ベクタ処理選択信号１０１が“１”に設定され
（ステップ４１）、命令実行ユニット１内のレジスタ２
およびＣＰＵ制御レジスタ４は、レジスタ３およびＣＰ
Ｕ制御レジスタ５に切替えられる。次いで、割込みソー
スに対応する割込みアドレスとして、命令コード選択信
号がバス２０３に出力される（ステップ４３）ととも
に、アドレス発生回路１１に対して初期化信号１０３が
出力され（ステップ４４）、割込みに対応する割込みの
先頭番地がＲＡＭ１０に出力される。
【００１８】その後、ＲＡＭ１０からの命令処理実行ル
ーチンに移行して、命令キュー読出し信号１０２により
ＲＡＭ１０より命令コードが読出される（ステップ４
５）とともに、アドレス発生回路１１がカウントアップ
されて、次の命令コードが選択される（ステップ４
６）。そして、命令実行ユニット１においては、読出さ
れた命令コードが実行されてゆき（ステップ４７）、実
行命令が割込み復帰命令でない場合には、再度ＲＡＭ１
０からの命令コード読出しが行われて命令の実行が継続
され（ステップ４５、４６および４７の繰返しによ
る）、また、復帰命令である場合には、非ベクタ割込み
処理ルーチンからの復帰処理に移行する（ステップ４
８）。復帰命令による非ベクタ割込み処理からの復帰処
理においては、非ベクタ処理選択信号１０１は“０”に
設定され（ステップ４９）、命令実行ユニット１内のレ
ジスタ３およびＣＰＵ制御レジスタ５は、レジスタ２お
よびＣＰＵ制御レジスタ４に戻されて（ステップ５
０）、命令キュー１４から命令コードが読出され、再度
通常の命令実行が開始される（ステップ５１）。
ーチンに移行して、命令キュー読出し信号１０２により
ＲＡＭ１０より命令コードが読出される（ステップ４
５）とともに、アドレス発生回路１１がカウントアップ
されて、次の命令コードが選択される（ステップ４
６）。そして、命令実行ユニット１においては、読出さ
れた命令コードが実行されてゆき（ステップ４７）、実
行命令が割込み復帰命令でない場合には、再度ＲＡＭ１
０からの命令コード読出しが行われて命令の実行が継続
され（ステップ４５、４６および４７の繰返しによ
る）、また、復帰命令である場合には、非ベクタ割込み
処理ルーチンからの復帰処理に移行する（ステップ４
８）。復帰命令による非ベクタ割込み処理からの復帰処
理においては、非ベクタ処理選択信号１０１は“０”に
設定され（ステップ４９）、命令実行ユニット１内のレ
ジスタ３およびＣＰＵ制御レジスタ５は、レジスタ２お
よびＣＰＵ制御レジスタ４に戻されて（ステップ５
０）、命令キュー１４から命令コードが読出され、再度
通常の命令実行が開始される（ステップ５１）。
【００１９】本実施例においては、非ベクタ割込み処理
時に用いられるレジスタが１個であるため、非ベクタ割
込み時の多重割込みは受付けられない。しかし、割込み
ソースに対して多数のレジスタを用意し、非ベクタ割込
み処理中の次の非ベクタ割込み発生時に、アドレス発生
回路１１のアドレスを記憶しておき、次の非ベクタ割込
み処理の実行終了後に、アドレス発生回路に記憶されて
いるアドレスをアドレス発生回路に戻してやり、再び前
の非ベクタ割込み処理を実行することにより、非ベクタ
割込み処理の割込みを多重に受付けることが可能とな
る。
時に用いられるレジスタが１個であるため、非ベクタ割
込み時の多重割込みは受付けられない。しかし、割込み
ソースに対して多数のレジスタを用意し、非ベクタ割込
み処理中の次の非ベクタ割込み発生時に、アドレス発生
回路１１のアドレスを記憶しておき、次の非ベクタ割込
み処理の実行終了後に、アドレス発生回路に記憶されて
いるアドレスをアドレス発生回路に戻してやり、再び前
の非ベクタ割込み処理を実行することにより、非ベクタ
割込み処理の割込みを多重に受付けることが可能とな
る。
【００２０】次に、本発明の第２の実施例について説明
する。図２は本実施例を示すブロック図である。図２に
示されるように、本実施例は、レジスタ２および３、Ｃ
ＰＵ制御レジスタ４および５、およびインバータ６を含
む命令実行ユニット１と、割込みコントローラ７と、ア
ドレス発生回路１１と、インバータ１２と、ＡＮＤ回路
１３および１９と、命令キュー１４と、バス・コントロ
ール・ユニット１５と、キャッシュメモリ１６と、メモ
リ１７とを備えて構成されている。
する。図２は本実施例を示すブロック図である。図２に
示されるように、本実施例は、レジスタ２および３、Ｃ
ＰＵ制御レジスタ４および５、およびインバータ６を含
む命令実行ユニット１と、割込みコントローラ７と、ア
ドレス発生回路１１と、インバータ１２と、ＡＮＤ回路
１３および１９と、命令キュー１４と、バス・コントロ
ール・ユニット１５と、キャッシュメモリ１６と、メモ
リ１７とを備えて構成されている。
【００２１】図１との対比により明らかなように、第１
の実施例に対して、割込み処理時の命令コード記憶用の
ＲＡＭ１０が、本実施例においてはマスクＲＯＭ１８に
より構成されている。ＲＯＭコードは、マスクＲＯＭの
場合には、ユーザＲＯＭと同じ工程によりコードを作り
込むことが可能である。従って、本実施例においては、
第１の実施例に比較して、ＲＡＭに対する書込みを命令
実行により実行する必要がなく、これにより、ＲＡＭ書
込み信号およびデータ書込みのためのデータ・バス入力
書込み用の制御回路等を一切必要としない。即ち、本実
施例における動作としては、前述の第１の実施例におけ
るＲＡＭ１０に対する書込み動作が排除された動作とな
る。それ以外の動作については、第１の実施例と同様で
あり、その説明は省略する。
の実施例に対して、割込み処理時の命令コード記憶用の
ＲＡＭ１０が、本実施例においてはマスクＲＯＭ１８に
より構成されている。ＲＯＭコードは、マスクＲＯＭの
場合には、ユーザＲＯＭと同じ工程によりコードを作り
込むことが可能である。従って、本実施例においては、
第１の実施例に比較して、ＲＡＭに対する書込みを命令
実行により実行する必要がなく、これにより、ＲＡＭ書
込み信号およびデータ書込みのためのデータ・バス入力
書込み用の制御回路等を一切必要としない。即ち、本実
施例における動作としては、前述の第１の実施例におけ
るＲＡＭ１０に対する書込み動作が排除された動作とな
る。それ以外の動作については、第１の実施例と同様で
あり、その説明は省略する。
【００２２】本実施例は、第１の実施例に対比して、書
込みに要するハードウェアを必要としないために、チッ
プ面積を縮小化することができるという効果が得られる
とともに、ＲＡＭの書込みに要する処理時間が不要とな
り、初期設定時間が短縮されるという利点がある。
込みに要するハードウェアを必要としないために、チッ
プ面積を縮小化することができるという効果が得られる
とともに、ＲＡＭの書込みに要する処理時間が不要とな
り、初期設定時間が短縮されるという利点がある。
【００２３】
【発明の効果】以上説明したように、本発明は、追加さ
れた割込み処理時に実行される割込みソースに対応する
命令コードを複数記憶する命令コード記憶手段と、当該
割込み処理時に命令キューからの読出しを中止して、前
記命令コード記憶手段より割込みに対応する命令コード
を読出す手段と、二つのレジスタを持ち前記割込み処理
時に前記レジスタを切替える手段とを備えることによ
り、ベクタ割込み処理実行機能に加えて、ベクタ割込み
処理を伴なわない割込み処理を選択して実行することが
可能となり、これにより、ベクタ割込み処理に加えて、
複数ステップの命令実行を行うユーザ・プログラマブル
な割込み処理を選択することが容易にできるとともに、
高速に実行可能のリアルタイム制御の応答速度を向上さ
せ、割込み処理速度を改善することができるという効果
がある。
れた割込み処理時に実行される割込みソースに対応する
命令コードを複数記憶する命令コード記憶手段と、当該
割込み処理時に命令キューからの読出しを中止して、前
記命令コード記憶手段より割込みに対応する命令コード
を読出す手段と、二つのレジスタを持ち前記割込み処理
時に前記レジスタを切替える手段とを備えることによ
り、ベクタ割込み処理実行機能に加えて、ベクタ割込み
処理を伴なわない割込み処理を選択して実行することが
可能となり、これにより、ベクタ割込み処理に加えて、
複数ステップの命令実行を行うユーザ・プログラマブル
な割込み処理を選択することが容易にできるとともに、
高速に実行可能のリアルタイム制御の応答速度を向上さ
せ、割込み処理速度を改善することができるという効果
がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
【図４】割込み処理および書込み処理のフローチャート
を示す図である。
を示す図である。
１ 命令実行ユニット ２、３ レジスタ ４、５ ＣＰＵ制御レジスタ ６、１２ インバータ ７ 割込みコントローラ ８ ＯＲ回路 ９、１３、１９ ＡＮＤ回路 １０ ＲＡＭ １１ アドレス発生回路 １４ 命令キュー １５ バスコントロール・ユニット １６ キャッシュメモリ １７ メモリ １８ ＲＯＭ
Claims (3)
- 【請求項１】 割込み機能を内蔵するシングルチップ・
マイクロコンピュータにおいて、 割込み処理時に実行される割込みソースに対応する複数
の命令コードを記憶する割込み命令コード記憶手段と、 正常動作時に対応する複数の命令コードを一時的に記憶
する命令コード記憶手段と、 それぞれレジスタとＣＰＵ制御レジスタとにより形成さ
れ、割込み処理時と正常動作時とに対応して機能する第
１および第２の組合わせ回路を含み、所定の命令コード
を受けて当該命令を実行する命令実行手段と、 を少なくとも備え、前記割込み処理時において、前記命
令コード記憶手段からの命令コード読出しを中止し、前
記割込み命令コード記憶手段より前記割込みソースに対
応する命令コードを順次読出すとともに、前記命令実行
手段に含まれる第２の組合わせ回路を、第１の組合わせ
回路に切替えることを特徴とするシングルチップ・マイ
クロコンピュータ。 - 【請求項２】 前記割込み命令コード記憶手段が、ＲＡ
Ｍにより構成されることを特徴とする請求項１記載のシ
ングルチップ・マイクロコンピュータ。 - 【請求項３】 前記割込み命令コード記憶手段が、ＲＯ
Ｍにより構成されることを特徴とする請求項１記載のシ
ングルチップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233216A JPH0683986A (ja) | 1992-09-01 | 1992-09-01 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233216A JPH0683986A (ja) | 1992-09-01 | 1992-09-01 | シングルチップ・マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683986A true JPH0683986A (ja) | 1994-03-25 |
Family
ID=16951582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233216A Pending JPH0683986A (ja) | 1992-09-01 | 1992-09-01 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683986A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005291436A (ja) * | 2004-04-02 | 2005-10-20 | Victaulic Co Of Japan Ltd | フランジ面間調整継手装置 |
| US8844977B2 (en) | 2010-06-09 | 2014-09-30 | Xylem IP Holdings LLC. | Suction connection for connecting a suction pipe to a dry installed centrifugal pump |
-
1992
- 1992-09-01 JP JP4233216A patent/JPH0683986A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005291436A (ja) * | 2004-04-02 | 2005-10-20 | Victaulic Co Of Japan Ltd | フランジ面間調整継手装置 |
| US8844977B2 (en) | 2010-06-09 | 2014-09-30 | Xylem IP Holdings LLC. | Suction connection for connecting a suction pipe to a dry installed centrifugal pump |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4924382A (en) | Debugging microprocessor capable of switching between emulation and monitor without accessing stack area | |
| US4870562A (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| JPH02144630A (ja) | データ処理装置 | |
| US4095268A (en) | System for stopping and restarting the operation of a data processor | |
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| JP3656876B2 (ja) | マクロ命令機能を有する同期式半導体メモリ装置とマクロ命令の格納及び実行方法 | |
| US5696957A (en) | Integrated circuit comprising a central processing unit for executing a plurality of programs | |
| KR100321745B1 (ko) | 외부메모리액세스를위한마이크로컨트롤러유닛 | |
| US5671424A (en) | Immediate system management interrupt source with associated reason register | |
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH03271829A (ja) | 情報処理装置 | |
| JPH01124049A (ja) | マイクロプロセッサ | |
| JP2000029508A (ja) | プログラマブルコントローラ | |
| JPH06324861A (ja) | Ｃｐｕ制御システム及び制御方法 | |
| JP2731618B2 (ja) | エミュレータ | |
| JPH05298088A (ja) | マイクロコンピュータ | |
| JPH05257807A (ja) | キャッシュメモリ制御装置 | |
| JP3097602B2 (ja) | データ処理装置 | |
| JP2918570B2 (ja) | 中央演算処理装置 | |
| JP3190945B2 (ja) | マイクロプログラム制御回路 | |
| JP3239042B2 (ja) | マイクロコンピュータ | |
| JPH0212387A (ja) | Ｖｌｓｉマイクロコントローラ | |
| JP2604203B2 (ja) | ワンチップデジタル信号処理装置のデバック装置 | |
| JPH08297583A (ja) | 割り込み処理装置およびその方法 | |
| JPS6230452B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011023 |