JPS5999819A - 入力インタ−フエイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分骨〕 本発明は、入力インタ−７エイス回路に関し、特にＥ　
ＣＬ　ｌｚベベル号を受けることができるＦＥＴ（７）
ディジタル集積回路用入力インターフエイス回路に関す
るものである。

〔従来技術〕

ＦＥＴ（［界効果トランジスタ）で構成されたディジタ
ル集積回路の入力インター７エイスとして、従来より例
えば第１図に示すような回路が用いられている。

この回路は、ノーマリ・Ａン型ＦＥＴＱ□およびＱ８　
で構成されるインバータと、ダイオードＤおよび抵抗Ｒ
１で構成されるレベル・シフト回路からなる。レベル・
シフト回路は、入力レベルｖｉｎをシフトすることによ
り、次段のインバータを切り換えることができる電圧レ
ベル、つまり閾値レベル（遷移レベル）に変換するもの
である。

笛２図は、第１図における入出力特性曲線図であって、
ａ、ｂ、ｏはそれぞれＦＥＴＱｌ、Ｑ、のゲ・−ト幅の
比Ｗ、／Ｗ、を５．１３．凸０とした場合の曲線を示す
。ただし、この図では、電源電圧■８１１を一２ｖ、Ｆ
ＥＴの閾値電圧■７を一］■、ダイオードＩ）のレベル
・シフト量■８　を１．５５Ｖとした場合を示している
。

第２図に示すように、第１図の入力インターフェイス回
路では、Ｆ　Ｅ　Ｔ　Ｑ、　　のゲート幅Ｗ、とＱｏの
ゲート幅Ｗ工の比が大きいにど、出力を完全に切り換え
るために必要な入力論理振幅は小さくてよい。ここで、
いまＥ　ＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅａ　Ｌ
ｏｇｉｃ　）レベルの入力信号を仮定すると、−１，４
５■から−１，１５Ｖまでの信号レベルの範囲で完全に
インバータの出力を切り換える必要があり、第２図から
、前記仕様を満たずためには、Ｗ、／Ｗ。

は１３以上必要となることがわかる。

ところが、第１図の入力インターフェイス回路には、次
の２つの欠点がある。

α）製造条件等のばらつきによりＦ　Ｅ　’Ｉ’の閾値
電圧ｖＴが変動した場合には、出力を確実に切り換える
ために必要な入力論理振幅が大きくなる。

ｅ）電源電圧■ｓｓが変動した場合にも、出力を確実に
切り換えるために必要な入力論理振幅が大きくなる。

第３図は、第１図の回路において閾値電圧■アが変動し
た場合の入出力特性曲線図、第４図は同じく電源電圧Ｖ
ｅ８力；変動した場合の入出力特性曲線図である。第３
図、第４図において、曲線ｄは閾値電圧Ｖ、　＝　−Ｉ
Ｖ、電源雷、圧Ｖ、ｌｌ＝　−２Ｖの設計値をもつとき
の入出力特性であり、第２図と同一の曲線である。第３
図の曲線ｅ、ｆは、電源電圧■８８が設計値（Ｖ、ｓ＝
　−２Ｖ）で、閾値電圧ＶＴがそれぞれ−１，３Ｖ、　
−０，７Ｖ　となったときの入出力特性であり、第４図
の曲線ｇ＋　ｈは、閾値電圧Ｖ、　カ設Ｗｔ［（ＶＴ−
−Ｉ　Ｖ）　テ、電源電圧■８１ｉがそれぞれ−２，２
■、−１，８Ｖとなったときの入出力特性である。いず
れの場合も、出力を確実に切り換えるために必要な入力
は、ローレベ／ｌ／が約−１，６Ｖ、ハイレベルが約−
〇、９■、すなわち論理振幅が約０．ＴＶとなる。

この値は、変動のない場合に、元来必要である入力論理
振幅０．３Ｖの約２倍の値であり、大きな間顧となる。

なお、０．７■の値は閾値ｗ１圧Ｖ、　、または電源電
圧■、の変動により生じるインバータの入力論理閾値の
変化の幅約０．４Ｖを加えた値に相当し、閾値電圧■ア
と電源電圧■。、の変動が同時に起った場合には、さら
に０．４Ｖ加えた１、１■の入力論理振幅が必要となる
。また、ゲート幅比Ｗ、／Ｗ、を小さくすれば閾値電圧
■アの変動の影響は多少緩和されるが、前述のように、
元来必要な入力論理振幅が大きくなる。したがって、製
造ばらつきや、電源変動がある場合には、第１図の回路
でＥＣＬレベルの信号を受けることは不可能と言える。

なお、ここまでの説明では、／−マリ・オン型のＦＥＴ
を使った場合を述べたが、ノーマリ・オフ型のＦＥＴを
使った回路でも同じ２Ｌうな問題が発生する。

〔発明の目的〕

本発明の目的は、このような従来の問題を解決するため
、消費電力や遅延時間を殆んど増大することなく、イン
ターフェイス出力信号が製造ばらつきや電源変動の影響
を受ｉＪることか少ない入力インターフェイス回路を提
供することにある。

〔発明の概要） 本発明の人力インタ−７エイス回路は、ゲート電極に入
力が印加されるＦＥＴと、該ＦＥＴのソース雷、極に、
直接あるいは１個以上のレベルシフト・ダ・イオードを
介してドレイン電極が接紗され、ゲート電極に制御電圧
が印加されるＦＥＴとで構成されたソースフォロワ回路
、および該ソースフォロワ回路に、直接あるいはダイオ
ードのレベル・シフト回路を介して接続されたＰＥＴイ
ンバータ回路と前記制御電圧を発生する制御回路とを有
することを特徴とする。本回路は該ソースフォロワ回路
によって、従来回路の間顧点であるインバ・−タの入力
論理閾値の変動を吸収し、元来必要な入力論理振幅だけ
で出力を切り換えられるようになっている。

〔発明の実施例〕

＃５図は、本発明の一実施例を示す入力インターフェイ
ス回路の構成図である。

第５図においてＱ□ｐ　Ｑ、　Ｔ　ＱｓＩ　Ｑ、はぞれ
ぞれ第１、竿２、第３、第４のＦＥＴ％Ｄ、、Ｒはイれ
ぞれレベル・シフト用のダイオード群と抵抗である。ま
た、■８Ｂ　！　■ｆｌｌ１％　Ｉ　■ＩＩＬ　は雷、
源ｗ、　ｒ−ｒ’、　、ｖ、。

■ＯＵＴ　”Ｃ□ＮＴ　　はそれぞれ入力端、出方端、
制御電圧入力端の電圧である。このうち、Ｑ□、Ｑ、。

Ｄ、、Ｒは、第１図に示す従来の入力インタ−７エイス
回路と同じインバータ回路であり、またＱ２１＋Ｑ、、
ＬＪ’／−スフオロワ回路を構成している。ここテ、コ
ノソースフォロワ回路は、通常のソースフォロワ回路と
異！′ｒって、制御電圧入力端”ＣｏＮＴにより流れる
電流を制御できるようになっていることが特徴である。

ここで、便宜上、ダイオードＤ、のレベル・シフト量を
■。、ＦＥＴＱ、のソース電圧を■１　　で表し、１”
　ＥＴ　Ｑ１〜Ｑ、のゲート幅をそれぞれＷ０〜Ｗ４で
表すものとする。また、説、明を簡単にするために、Ｆ
ＥＴはすべてＮチャネルであるとし、それらの閾値重圧
はすべて等しくｖＴ（ｖＴ〈０）であると仮定する。寸
だ、ソースフォロワを構成するＦＥＴ　ＱＢ　ｒ　０４
が常に飽和状態でシＩＩ作１−るように、電源電圧■８
ｇ、Ｂ　　と閾値電圧ＶＴ　を選ぶものとする。

以）、第５図の回路の動作を説明する。

リースフ′Ａｌコワを構成するＱ８．　Ｑ４については
、飽和条件かあるから、■ｉｎ　”　ｌ　”ＣｏＮＴ　
”　ｆｆ８！１の関係は次のようになる。

ｗ、　（ｖ、、−ｖ、−ｖ、）　＝　ｗ、　（ｖ、、ｏ
ＮＴ−ｖ８ｓ、　−ｖＴ）　’したがって、■□　は次
のように表せる。

・・・Ｏ） 即ち■、は、入力電圧ｖｉｎをＶ、　、　Ｖ、、、　、
　Ｖ。。、Ｔによって定まる定値だけレベル変換した電
圧となる。

一方、インバータを構成するＱ、　、　Ｑ、につぃては
、出力電圧■。ｕｔ　　が論理ｍ値となるときは両方が
飽和することになる。このときの■、の値、即ちインバ
ータの入力論理閾値を■□Ｔ□　とすると、次の式か導
かれる。

Ｗ□（’−Ｖ、）　＝Ｗ、　（Ｖ、Ｔ１１−■ＩＩ　’
Ｐ＋！　’？）３したがって、■□Ｔ□　は次式で与え
られる。

”１ｒｕ−’Ｐ　”　■ｓｓ　＋Ｖｙ　（１−Ｑ”　）
　　・”　（２）また、このときの■、−っの値即ち、
第５図の回路の入力論理閾値を■□ｎＴＢとすると、上
式（１）、（２）式より、 となる。

上記Ｇ３）式から明らかなように、■１０ＴＨは、制御
電圧■。ＯＭＴを次のように選べば、所望の値に設定す
ることができる。

したがって、■１１８１　■ＢＩＢ　　および■ア　が
変動した場合、あらかじめ設定した閾値ｖｉｎＴＨに対
して制御電圧Ｖ０゜ＮＴを上記（４）式のように変化さ
せれば、論理閾値の変動しない回路が実現され、本発明
の目的が達成される。この制御電圧■。。ＮＴの発生方
法については、後述する。

第６図、第７図は、それぞれ第５図の回路の入出力特性
曲線図である。

第６図、第７図において、曲線ｄは設計値、っまりｖ、
＝−１ｖ、ｖ、、　＝　−２ｖにおける入出力特性を示
す。また、第６図の曲線ｅ、ｔは、それぞれ閾値電圧■
７が−１，３Ｖ、−０，７Ｖになった場合、第７図の曲
線ｇ＋ｈは、それぞれ電源電圧■ｓｓが−２，２Ｖ、−
１，８Ｖになった場合の入出力特性を示している。ただ
し、その他の定数は、Ｗ、／Ｗ□＝１３．　Ｗ、　／Ｗ
８＝３．　ＶＢ−１，５５Ｖ、■□ｎＴＢ　””’　　
ｌ”　２　ｖとしている。いずれの場合にも入力信号が
−１，４５Ｖから−１，１５Ｖまで変化したときに出力
信号がＦ′！ｉ完全に切り換わっていることがわかる。

以−Ｌは、ＦＥＴの閾値電圧■工がすべて等しいものと
した場合であるが、閾値電圧■７が等しくない場合でも
、■。。。を次のように与えれば、同じ効果が得られる
。

ただし、■ア０．■□ｌ　■？８１　■Ｔ４は、それぞ
れＱ。

Ｑ４　Ｔ　ＱＢ　＋　Ｑ４　　の閾値電圧を表ず。

次に、上記（４）式または（５）式で与えられる制御電
圧■。。Ｎアを発生するための制御回路について、説明
する。

第８図は、本発明の制御回路部分の実施例を示す構成図
である。

第８図において、Ｑ１′、Ｑ、′、Ｑ８′、Ｑ、′はそ
れぞれ第］１．第２．第３．第４のＦＥＴ、Ｄ、’、Ｒ
’はそれぞれレベル・シフト用のダイオード群および抵
抗であり、これらで構成される部分は、ＦＥＴＱ８′の
ゲートに入力電圧■エユの代りに基準電圧■　　が接続
されている点を除けば、第５図の入ｅｆ カインター７エイス回路と同一構成である。ＩＮＶは、
インバータ回路である。このインバータ回路ＩＮＶの入
力論理閾値電圧は、第５図の回路の■ｏｕｔ　　の論理
閾値電圧に近い値になるように設計される。また、Ｄゞ
、ｒ（’、ｖ　ゞは、それぞれダＬ イオード群、抵抗、電源電圧であり、インバータ回路Ｉ
ＮＶの出力レベルを制御電圧■。０）ＩＴのレベルに合
わせるためのレベル・シフト回路を構成している。その
出力■。ｏ８．′はＱ４′のゲート電極に接続されフィ
ードバックがかかつている。又、■ｏｏＮＴ′は、制御
電圧を取り出す端子でもあり入力インタ−７エイス回路
の部分の制御電圧■。。ＮＹに接続される。

なお、説明を簡単にするため、第５図と同一構成の部分
はデバイス定数や回路定数が第５図と全く同一であると
仮定し、基準電圧Ｖ　ｒ、（とじて一定電圧■１．ｎ’
ｒヨを加える。以下、この制御回路の動作を説明する。

いま、■。。□′の電圧が、前記性）式または（ハ）式
で与えられた条件を満足するような電位■。ＯＭＴに等
しいものとする。このとき、Ｆ　Ｅ　Ｔ　Ｑ、’、　Ｑ
、’により構成されるインバータはｍ鎖状態となり、電
位■、′が少しでも変動すると、上記インバータの出力
電圧、つまりインバータＩＮＶの入力電圧■、′が大き
く変動する。

次に、制御電圧■。−７が■。。。より少し高くなった
とする。これにより鳳チャネルＦ　Ｅ　Ｔ　Ｑ、’に流
れる電流が増加してｖ□′が下がり、■、′が大きく上
昇してインバータＩＮＶの出力はローレベルに近くなる
。これにより制御電圧■。−７は下降する。

すなわち、第８図の制御回路は、■。’Ｑ　Ｍ　Ｔが上
昇したときには下げる方向に働くフィードバック回路を
形成している。したがって、逆に制御電圧■ｏｏＮＴが
少し低くなったときには、インバータ■ＮＶの出力は制
御電圧■。’Ｑ　Ｍ　Ｔを上げる方向に働く。

これによって、制御電圧■。’ＯＮ　Ｔは■。Ｏ）Ｍｒ
に近い値に落ち着くので、閾値電圧Ｖ、ｒ　や電源電圧
■８８の変動に対し安定な制御電圧を得ることができる
。

なお、第８図即ち制御回路の中のｉ＄δ図即ち。

入力インタ−７エイス回路と同一構成の部分は、全く同
じ回路であると述べたが、次の条件が成立していれば、
全く同じである必要はない。

■７□、■ア、、　ＶＴ８．　Ｖア６．Ｗ□／Ｗ、、Ｗ
８／Ｗ、　　（第５図）−ｖ、□／　、　ｖ　、、／　
、　ｖア、′、■ア、′、Ｗ□’／Ｗ、’、　Ｗ、’／
Ｗ４’　（第８図） ・・・（６） 又、この場合、第５図のダイオード群Ｄ２　　と竿８図
のダイオード群り、／のレベル・シフ）Ｉｔは、互いに
等しくなくてもよい。そのときには、基準電圧■　　と
して、■　　からレベル・シフト量のｒｅｆ　　　　　
　　　　　　　　ｉｎ丁■差を差し引いた電圧を加えれ
ばよい。なお、各ＦＥＴの閾値電圧■１を全く等しくす
ることはできないが、１つのＬＳＩチップの中で同時に
作ったＦＥＴの閾値電圧■アのばらつきは設計値からの
絶対変動に比べて相対変動を小さくすることができる。

また、インバータＩＮＶの入力論理閾値は、第５図の回
路の出力電圧■。ｕｔ　の論理閾値に近い値にしている
が、笛５図の入力電圧■１ｎの微小変約に対して出力電
圧■。ｕｔ　　が大きく変動する範囲内であればよく、
このことは上記動作原理から明らかである。そして、こ
の条件を満足すれば、インバータＩＮＶの構成回路、構
成段数および使用電源の種類については、どのようにし
ても差し支えない。さらに、インバータＩＮＶの出力レ
ベルによっては、ダイオード群Ｄ※の個数が変わるとき
もあり、インバータＩＮＶの出力を直接制御電圧■。−
アおよびＦ　Ｅ　Ｔ　Ｑ、’のゲートに接続して、ダイ
オード群Ｄ４、抵抗Ｒ８、電源電圧■１コが不要になる
ときもあり、またダイオード群Ｄ※の向きが逆になると
きもある。

また、第６図および第８図の回路において、電源電圧■
ｓｓと■１１ｇ２　　’あるいは電源電圧ｖＬ１とＶ、
Ｌ’　、　Ｖ１１※を、それぞれ等しくしてもよい。

第９図、第１０図、第１１図、第１２図、第１４図およ
び第１５図は、本発明の仲、の実施例を示す入力インタ
−７エイス回路の構成図である。

第５図の回路あるいは第８図の中の第５図と同じ構成部
分を、それぞれ第９図、第１０図、第１１図、第１４図
あるいは第１５図に示す回路に置き換えても、本発明の
効果は同じである。そして、入力インターフェイス回路
として使う回路と、制御回路の一部として使う回路は、
それぞれ独立に第５．第９．第１０．第１１．第１牛２
竿１５図の中から選択することができる。このとき、入
力インターフェイス回路として使う回路と、制御回路の
一部として使う回路のＦＥＴのデバイス定数と回路定数
が満足すべき関係は、前記（６）式の関係と同じである
Ｏ Ｖ、０．Ｖア、、ｖ、、、ｖ、、、Ｗｌ／Ｗ、＋　Ｗ、
／Ｗ、（入力インタ−７エイス回路）ｍｖア、′、■。

／　、　ｖ　Ｔ、／　、　ｖア。′、Ｗ工′／Ｗ、’、
　Ｗ８’／Ｗ４’　（制御回路）　　　　　　・・・（
７）なお、この場合、電圧降下■８を第９図の回路に対
しては、ダイオード群Ｄ０　のレベル・シフト量、第１
０図の回路に対してはダイオード群Ｉ）、およびＤ８　
のレベル・シフト量の和、第１１図の回路に対してはＯ
■と考えることにより、これまでの説明がそのまま使え
る。第５図、第９図、第１０図、第１４図および第１５
図のダイオード群り工およびり、の個数は、１個以上の
任意の数であることは勿論である。

また、第５図、第９図、第１０図および第１１図におけ
るＦ　Ｅ　Ｔ　Ｑ、を抵抗Ｒよに置き替えても、本発明
の効果は変らない。第１２図は、第１０図の回路に対し
て置き替えた例であるが、第５図。

第９図、第１１図の回路に対しても、同様の置き替えが
可能である。なお、この置き換えは入力インターフェイ
ス回路および制御回路の両方に対して行うことになり、
上記（７）式の条件は次のようになる。

ＶＴ　ｓ　Ｔ　Ｖ−ｒ　ｓ　ｔ　ＶＴ　４　＋　Ｗｓ　
／Ｗ４　ｔ　Ｒ工×Ｗ、（入力インターフェイス回路）
ｍｖ、、’＋　ｖ、ｒ、’ｔＶ、、’、Ｗ、’／Ｗ４’
、Ｒ，’ＸＷ、′（制御回路）−−−（８） なお、置き替えを行わない回路で、次の条件を備えた場
合、 ■ア□−■Ｔｌｌ　＝　■Ｔ８　＝　■７４かつ、Ｖ夙
ンへ＋Ｖ司７夙＝２　　　・・・（９）前Ｗｅ　（４−
）式で与えられる制御電圧■。。ＮＴは、・・・００） となり、閾値雷、圧■アに無関係となる。

１つの入力インターフェイス回路内の４つのＦＥＴは、
人力インタ−７エイス回路と制御回路との距離よりも近
づけることができるので、閾値雷圧■アのばらつきは上
記（６）式の条件のときよりさらに小さくできる。した
がって、より顕著な効果が期待できる。

第１３図は、本発明の制御回路部分の他の実施例を示す
構成図である。

電源電圧■。と■ｓｓｓ　　が等しく、その変動が小さ
いときには、第１３図に示すような簡単な構成の制御回
路を用いることも可能である。

第１３図において、Ｒａ／”ｂ−’司フベー１となるよ
うに抵抗Ｒ，、Ｒｌｌの比を定め、レベル・シフト量ｖ
、’が前記００）式の（ｖ、−ｖ□ｆｉＴＩｌ　）と等
しくなるように、ダイオード群Ｄ′の個数と抵抗Ｒ＆、
Ｒ５の値を決めれば、制御電圧■。’Ｑ　Ｍ　Ｔは次の
ようにな上記ＣＬＩ）式は、前記Ｃｌ０）式で■８８Ｂ
−■８ｓとしたときの■。ＱＮ？に一致する。

また、第１３図に示す簡略な制御回路を除き、各実施例
で用いたレベル・ジフト用の抵抗は、どの１個をとって
も任意の電流調節手段に置き替えることができる。例え
ば、ソース雷、極とゲート電極を共通に接続したＦＥＴ
は、その１つである。

また、本発明の制御回路は、複数組の入力インターフェ
イス回路に制御電圧を供給することもできる。さらに、
各実施例に使用したＦＥＴはすべでｎチャネルであった
が、これらをすべてＰチャネルＦＥＴにして、ダイオー
ドと電源の極性を逆にしても差し支えない。

また、第１４図、第１５図に示すように、入力端とＦ　
Ｅ　Ｔ　Ｑ、　　のゲート電極の間に結合コンデンサＣ
を接続すれば、遅延時間の増大を低減することができる
。第１＋ｉ＜、ｆｌ、ａ図はそれぞれ第５図、第９図に
示す回路に適用した例であるが、これは、第］Ｏ図、第
１１図に示す回路、あるいはＦＥＴＱ、を抵抗に置き替
えた回路等にも適用できるのけ勿論である。

また、定数の選び方によっては、制御回路が発振するお
それもあるが、これを避けるには、制御電圧■。；）Ｉ
アの端子と電源との間に容量を接続することが有効であ
る。

なお、実施例では、ＥＣＬレベルの信号を受ける場合を
述べたが、制御回路の基準電圧■ア。、に加える電圧を
変更することにより、任意のレベルの信号を受けること
ができる。

〔発明の効果〕

以−１−、ｖｈ明したように、本発明によれば、消費電
力や遅延時間を増大することなく、製造ばらつきや電源
変動の影響を受けることが少ない入力インタ−７エイス
回路を実現できるので、Ｇａ　Ａｓ　Ｍ　ＥＳＦＥＴや
ＳｔＭＯ８等のあらゆるＦＥＴ集積回路に適用すればき
わめて有効である。

【図面の簡単な説明】

第１図は従来の入力インターフェイス回路の構成図、第
２図、第３図、第４図は第１図の回路の入出力特性曲線
図、＠５図は本発明の入力インタ−７エイス回路の一実
施例を示ず構成図、Ｍ６図、竺７図は第５図の回路の入
出力特性曲線図、第８図は本発明の一実施例を示す制御
回路の構成図、第９図、第１０図、第１１図、第１２図
、第１４図、第１５図はそれぞれ本発明の他の実施例を
示す入力インタ−７エイス回路の構成図、第１３図は本
発明の他の実施例を示す制御回路の構成図である。 Ｑ□ｖ　ＱＢ　＋　ＱＢ　＋　Ｑ４　”入力インタ−７
エイス回路のＦ　Ｅ　Ｔ　、　Ｑ’１　＊Ｑ’Ｂ　＋　
ＱＢ　ｖＱ’４　　”制御回路のＦＥＴ、■８Ｂ　１■
１ｌｌ１１　”電源電圧、■ＬＬ　ｌ　■Ｉｌ！ｌ’　
ｌ　ＶＬＬ※　：レベル・シフ）　用Ｎ源、Ｒ、Ｒ’、
ＴＩ’　　：　Ｌ／　ヘル・シフト用抵抗、Ｄ工、Ｄ、
、Ｄ、’、　Ｄ、Ｄ※ニレベル。 シフト用ダイＡ−ド、ＸＮＶ：インバータ、Ｃ：結合コ
ンデンサ、Ｒ，、Ｒ，、Ｒ，：抵抗、■□。：入力電圧
、■ｏｕｔ：出力電圧、■Ｃｌ０ＮＴ　ｌ■ｏ’ＱＮＴ
　　’制御電圧、■　　：基準電圧。 ｅｆ 特許出願人　株式会社　日立製作所 第　　１　　　図 第　　　２　　　図 −２−Ｌ５　　　　　刊　　　　　　−Ｑ、　ｊｉ入力
電［Ｅ　α） 第　　　３　　　図 −１５−１〜０５ 入力端子　（＼・） タへ　　　４　　　図 −２−１５−１−０，５ 入力端子　Ｍ 第　　　５　　　図 第　　　６　　　図 −２−１５−１−０，５ 入力端子　へり 第　　　７　　　図 入力ｔｆＥ、（Ｖ） 第　　　８　　　図 第　　　９　　　図 第　　１０　　図 ＬＬ 第　　　１　コ、　　　　図 ■ＳＳ２　　　　■ＳＳ 第　　１２　　図 〜”ＬＬ 第　　　１３　　図 杢 ■６Ｓ

Claims (1)

1. 【特許請求の範囲】 （１）ゲート電極に入力が接続された第１のＦ　１’、
   　Ｔと、該ＦＥＴのソース電極に直接、あるいは１個以
   上のレベルシフト・ダイオードを介してドレイン電極が
   接続され、ゲート電極に制御電圧発生回路が接続された
   第２のＦ　ＥＴとで構成されるソースフォロワ回路なら
   びに該第２のＦＥＴのドレイ＞ｗｃ％に直接、あるいは
   レベルシフト・ダイオードを介して接続されたＦ　Ｂ　
   Ｔインバータ回路を具備し、該Ｆ　Ｅ　１’インバ一タ
   回路より出力信号を取り出すことを特徴とする入力イン
   ターフェイス回路。 Ｃ）前記制御電圧発生回路は、ゲート電極にあらかじめ
   定められた電圧が接続された第５のＦ　Ｅ　Ｔと、該第
   ３のＦＥＴのソース電極に直接、あるいは１個以上のレ
   ベルシフト・ダイオードを介して。 ドレイン電極が接続された第４のＦＥＴとで構成される
   ソースフォロワ回路、および該第４のＦＥＴのドレイン
   電極に直接、あるいはレベルシフト・ダイオードを介し
   て接続されたＦＥＴインバータ回路、ならびに該ＦＥＴ
   インバータ回路に接続された仙のインバータ回路を有し
   、該他のインバータ回路の出力を直接あるいは１個以上
   のレベルシフトダイオードを介して上記第４のＦＥＴの
   ゲート電極に接続し、この電圧を制ｎ雷庄としたことを
   特徴とする特許請求の笥囲＃ｆ１項の入力インタ−７エ
   イス回路。 （３）前記ＦＥＴインバータ回路は、抵抗素子、あるい
   はゲート電極とソース電極を共通に接続したＦＥＴ、お
   よび該抵抗素子あるいはＦＥＴのソースにドレイン電極
   を接続したＦＥＴから構成されることを特徴とする特許
   請求の範囲第１項または第２項記載の入力インタ−７エ
   イス回路。 （４）前記ソースフォロワ回路とＦＥＴインバータ回路
   を構成する各ＦＥＴは、それぞれ閾値電圧が等しく、前
   記ソースフォロワ回路の２つのＦＥＴのゲート幅比の平
   方根と、ＦＥＴインバータ回路の２っのＦＥＴのゲート
   幅比の逆数の平方根の和が略々２であることを特徴とす
   る特許請求の範囲第３項記載の入力インタ−７エイス回
   路。 （５）前記人力信号が印加されるソースフォロワ回路と
   出力信号を取り出すＦＥＴインバータ回路は、入力信号
   が印加される端子と該ＦＥＴインバータ回路の入力との
   間に、容量を接続することを特徴とする特許請求の範＠
   第１項、第２項、ｆＰ：３項または第４５項記載の入力
   インターフェイス回路。