JPS5943631A - レベル変換入力回路 - Google Patents

レベル変換入力回路

Info

Publication number
JPS5943631A
JPS5943631A JP57153901A JP15390182A JPS5943631A JP S5943631 A JPS5943631 A JP S5943631A JP 57153901 A JP57153901 A JP 57153901A JP 15390182 A JP15390182 A JP 15390182A JP S5943631 A JPS5943631 A JP S5943631A
Authority
JP
Japan
Prior art keywords
circuit
voltage
input
input circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57153901A
Other languages
English (en)
Other versions
JPH0422050B2 (ja
Inventor
Michio Asano
浅野　道雄
Akira Masaki
亮 正木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57153901A priority Critical patent/JPS5943631A/ja
Priority to KR1019830003735A priority patent/KR910004651B1/ko
Priority to CA000434825A priority patent/CA1229386A/en
Priority to EP83108741A priority patent/EP0102643B1/en
Priority to DE8383108741T priority patent/DE3373249D1/de
Priority to US06/529,763 priority patent/US4563601A/en
Publication of JPS5943631A publication Critical patent/JPS5943631A/ja
Publication of JPH0422050B2 publication Critical patent/JPH0422050B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の利用分野」 本発明はレベル変換入力回路、特にＥＣＬの信号レベル
ｉｃＭＯ８の信号レベルに変換する入力回路に係り、論
理ＬＳＩの入力回路として用いて好適な低電力の１ノベ
ル変換入力回路に関する。
「従来技術」 最近、０ＭＯ８ＬＳＩはＴＴＬ以上の回路速度が得られ
るようになシ、ＥＣＬ　　ＬＳＩと部分的に混在して使
用できる可能性がでてきた。ＣＭｏ８Ｔ、ＳＩをＩ＞Ｃ
Ｌ　ＬＳＩと混在して使うためには、０ＭＯ８ＬＳＩの
入出力信−号しペルーｉ　Ｆ、　ＣＬに合わせる必要が
あり、特にＥ　ＣＬレベル（０，９〜１，７■）ので訃
号をＣＭ、ＯＳレベル（０〜５Ｖ）に変換する入力回路
が必要である。このようなＥ　ＣＬコンパチブルのＣへ
４０８入力回路の一例ケ第１図に示す。
図において、Ｐ１〜Ｐ４がｐ−Ｍｏ５トランジスタ、Ｎ
１〜Ｎ、がＮ−Ｍｏ８）ランジスタであυ、Ｐ　＋　、
　Ｐ２　、　Ｎｔ　、　Ｎ２　、　Ｎ’ｓで構成される
回路１が差動入力アンプ、Ｎ、、Ｎ、、Ｎ、、Ｎ、で構
成される回路２がレベル・ンフタ、Ｐ　３　＋　Ｐ４　
＋Ｎｓ、Ｎｏで構成される回路３がバッファである。
まｆＣＶ　ＤＤ　、　Ｖ　ｓｓは電源電圧、ＢＩＡＳ、
Ｈ差動アンプ１の定電流値を決め、ＢＩＡＳ２は負荷抵
抗値を決めるために印加する電圧である。Ｖｂｂ　ばＥ
　ＣＬ回路の論理しきい電圧を決めるために印加する参
照電圧、ＥＣＬ　　ＩＮＰＵＴ、Ｃへ４０８０ＵＴＰＵ
ＴはそれぞれＥＣＬレベルの信号入力、ＣＭＯＳレベル
の信号出力である。Ｅ　ＣＬ　信号は振幅が小さいため
、第１図の回路では初段な差動アンプとして素子バラツ
キや温度・電源電圧変動に対し動作が不安定とならない
ようにしている。そして、この差動アンプ出力をさらに
２段で増幅しＣＭＯＳレベルに変換している。しかし、
この回路は消費市：力が非當に犬きく、ＩＩＡＭのよう
に人力信号数が少ない場合には採用できるが、論理ＬＳ
Ｉ″′Ｃは入力信号数が多いので、入力回路だけで消費
１（を力が数Ｗにも々υ、採用できない。
「発明の目的」 本発明の目的は高速・低消費′出力でかつ素子バラツキ
、ン晶度・電源電圧変動に安定なＥ　ＣＬレベルからＣ
ＭＯＳレベルへのレベル変換入力回路を提供することに
ある。
「発明の概要」 本発明は第２図に示す抵抗Ｒ１とＩ）−Ｍｏ８＋−ラン
ジスタＰ＋＋からなるＰＭＯ８回路に直列にＮ　−Ｍｏ
８Ｉ−ランジスタＮ＋＋’に挿入し、そのゲート入力Ｖ
ＣＯＮによシ入出力特性を第３図のように変えられるこ
とを利用している。すなわち第２図の回路の論理１１シ
きい電圧がＥ　ＣＴ、回路のＶ　Ｉｌ　ｂ　になるよう
に、また素子バラツキや温度・電源電圧変動に対しでも
論理しきい電圧が変化しないように制御電圧を発生して
ＶＣＯＮに印加することによｐ。
本発明の目的の回路を得ることができる。
「発明の実施例」 以下、本発明の一実施例を第４図によｐ説明する。第４
図においてＰｕ＋ＮＩ２＋Ｒ２はそれぞれ第３（スの１
）、、、Ｎ、、、Ｒ，と等価なＰ−ＭＯＳトランジスタ
、Ｎ−ＭＯＳトランジスタ、抵抗であり、ＥＣＬ人力信
号のかわシにＶｂ＋、ｉ入力し、出力４を次段の差動ア
ンプに入力する。Ｎ’１３＋Ｎ１４はＮ−Ｍｏ８）ラン
ジスタ、Ｒ３＋　Ｒ１４１Ｒａは抵抗であシ、差動アン
プを構成する。ここでＮ−Ｍｏ８Ｉ−ランジスタＮ口の
負荷抵抗Ｒ４は片側出力しか使わないので省略すること
も可能である。またｆ’Ｌｓ　、　Ｒ，４，ＩＮ、のか
わｐＫ第１図の回路１のようにＰ−Ｍｏ８）ランジスタ
、Ｎ−ＭＯＳトランジスタを使用してもよい。抵抗Ｒ６
。
Ｒ，け０ＭＯ８の論理しきい電圧５を差動アンプの他方
の入力に印加するためのものであり、Ｐ−Ｍｏ８Ｉ−ラ
ンジスタＰ１３と抵抗Ｒ，，Ｒｏは差動アンプの出力６
をさらに増幅するとともに、出力の直流レベルＫＮ＋２
のゲート入力に合わせるためのアンプである。以上から
構成される回路７がＶＣＯＮ電圧発生回路であや、第３
図と同ＩＣ入力回路８のＥＣＬ　ＩＮＰＵＴがＶｂｂ　
電圧のときＣΔ１ｏｓＯＵＴＰＵＴが０ＭＯ８の論理し
きい電圧になるよりなＶ　ｃ　ｏ　ｐ＋電圧を発生する
。すなわち、今かシに４の電位が参照電圧５よシ高くな
ると差動アンプの出力６の電位が下がＩ）、Ｐ−ＭＯＳ
トランジスタＰ１３のゲート・ソース間電圧が大きくな
って抵抗Ｒ０を流れる電流が犬きくな勺Ｖｃｏｙの電位
が上がる。従ってＮ−ＭＯＳトランジスタＮＩ２のゲー
ト・ソース間電圧が大きくなって抵抗値が小さくなシ４
の電位を下げるように働く。逆に４の電位が参照電圧５
よシ低くなると差動アンプの出力６の電位が上が９、Ｖ
ＣＯＮの電位が下がって４の電位を上げるように働く。
故にチップ間の素子バラツキや温度・電源電圧変動、さ
らにはＶｂｂ　の変動によυ４の電位が変動しようとし
ても５の参照電圧に等しくなるようにＶＣＯＮの電圧は
制御される。ところで、同一チップ内では素子バラツキ
は小さく、温度・電源車用は同一方向に変動するので、
ＶＣＯＮ電圧発生回路７はチップ上に最少１つだけ置き
、その出力電圧ＶｃｏＮ’ｔすべての入力回路に供給す
ることによｐ、入力回路の入力としてＶｂｂ　　の電圧
がかかったときに出力は０ＭＯ８の論理しきい電圧にな
るようにすることができる。
本実施例の入力回路は基本的にＰＭＯ８回路であるから
、負荷駆動能力が低く大きな負荷を直接接続すると遅延
時間が大きくなるので、ＣＭＯ８回路のインバータをバ
ッファとして次段に挿入して使う。これにより第１図の
回路に比べ同等以上の速度を得ることができる。また負
荷抵抗Ｒ，，Ｒ２のかわりにＭＯＳトランジスタを用い
てもよい。
本実施例では入力回路に第３図の回路を用いたが、第５
図の回路によってもＶＣＯＮ電圧を変えることにより人
出力特性を第６図のように変えることができる。従って
、第４図の構成と同様にしてＶＣＯＮ電圧発生回路を設
けることにより、ＥＣＬレベルからＣＭＯＳレベルへの
レベル変換入力回路を構成することができる。なお、第
５図にｊｊ−いてＰＨはＰ−ＭＯＳトランジスタ、Ｎ　
２１　＋　Ｎ　２２はＮ−ＭＯＳ）ランジスタである。
「発明の効果」 本発明によれば、素子数が多く消費電力の大きなＶＣＯ
Ｎ電圧発生回路はチップに最少１つだけ置けばよく、入
力信号数だけ必要な入力回路は素子数が少なく消費１Ｆ
ｉ１力も小さいので、小面積・低消費電力なＥ　ＣＬレ
ベルからＣＭＯＳレベルへのレベル変換入力回路を構成
することができる。
本発明テｌｄ　Ｅ　ＣＬレベルからＣＭＯＳレベルへの
変換を考えたが、Ｖｂｂ　　として入力する参照電圧を
変更することによりたとえばＴ’ＰＬレベルからＣＭＯ
Ｓレベルへの変換も行なうことができる。
【図面の簡単な説明】
第１図は従来のＥ　ＣＬコンパチブルＣＭＯ８入力回路
を示す図、第２図、第５図は本発明のＥ　ＣＬコンパチ
ブルＣＭＯ８入力回路を示す図、第３図。 第６図はそれぞれの入力回路の入出力特性を示す図、第
４図は第３図の入力回路の制御電圧ＶＣＯＮを発生する
／こめの回路を示す図である。 ］〕１〜２１　　・・・Ｐ−へ４ＯＳトランジスタ、Ｎ
、〜２□　・・・Ｎ−ＭＯ８ｌ−ランジスタ、Ｒ１−。 ・・・抵抗、ＶＣＯＮ・・・論理しきい電圧制御入力、
Ｖｂｂ　・・・Ｅ　ＣＬ回路の参照電圧、７・・・ＶＣ
ＯＮ電圧発生回路、８・・・ＥＣＬコンパチブルＣＭＯ
８入力回路。 ７ 代理Ｋ　弁理士　薄田利幸ＩＴ ｖｌｒ　　　図 ｖ　Ｚ　図 Ａ’　　Ｖｓｓ（−５；Ｖ） ％　　３　　　Ｙい −り　　−，４−，３−Ｚ　　　−１０１四ＰＩＪＴ　
（Ｖ） 高　４　　図 （′７ 、−−一→ＶｃｏＮ 第　　５１”ｌ 不　乙　図 ■ＮＰｔＪ下（Ｖ）

Claims (1)

  1. 【特許請求の範囲】 １、直列接続された少なくともＰ型の第１の寿− ＭＯＳ　ＦＥ　Ｔ　およびＮ型の第２Ｍ０８ＦＥＴから
    なり、上記第１のｋｉＯ８ＦＥＴのゲートにＥ　ＣＬレ
    ベルの電圧を印加すると共に、上記第１及び第２のＭＯ
    ＳＦＥＴの接続点からｃＭｏｓＭｏ用の電圧を取り出す
    第１の入力回路と、該第１の入力回路中の上記第２のＭ
    ＯＳＦＥＴのゲートに電圧を供給する電圧発生回路とを
    有し、」二記電圧発生回路からの電圧により上記第１の
    入力回路の論理しきい電圧を制御することを特徴とする
    レベル変換入力回路。 ２６上記第１の入力回路は、上記第１及び第２のＭＯ８
    Ｉ”ＥＴ間に直列接続して設けられたＮ型の第３のＭＯ
    ＳＦＥＴを有し、該第３のＭＯ８Ｆ”ＥＴのゲートに上
    記Ｅ　ＣＬ　Ｌ／ペルの電圧を印加するとともに、上記
    第１及び第３のへ４０ＳＩ”ＥＴの接続点から上記ＣＭ
    ＯＳ　レベルの電圧を取り出すことを特徴とする特許請
    求の範囲第１項記載のレベル変換入力回路。 ３、上記電圧発生回路は、ＥＣＬ回路の論理［２きい電
    圧を入力とし上記第１の入力回路と等価な第２の入力回
    路と、該第２の入力回路の出力とＣＭＯ８回路の論理し
    きい電圧を入力とする差動アンプと、該差動アンプの出
    力を増幅するアンプとを有し７、該アンプ゛の出力を上
    記第２のＭＯＳＦＥＴのゲートに印加すること全特徴と
    する特許請求の範囲第１項又は第２項に記載のレベル変
    換回路。
JP57153901A 1982-09-06 1982-09-06 レベル変換入力回路 Granted JPS5943631A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP57153901A JPS5943631A (ja) 1982-09-06 1982-09-06 レベル変換入力回路
KR1019830003735A KR910004651B1 (ko) 1982-09-06 1983-08-10 레벨 변환 입력 회로
CA000434825A CA1229386A (en) 1982-09-06 1983-08-17 Level conversion input circuit
EP83108741A EP0102643B1 (en) 1982-09-06 1983-09-05 Level conversion circuit
DE8383108741T DE3373249D1 (en) 1982-09-06 1983-09-05 Level conversion circuit
US06/529,763 US4563601A (en) 1982-09-06 1983-09-06 Level conversion input circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57153901A JPS5943631A (ja) 1982-09-06 1982-09-06 レベル変換入力回路

Publications (2)

Publication Number Publication Date
JPS5943631A true JPS5943631A (ja) 1984-03-10
JPH0422050B2 JPH0422050B2 (ja) 1992-04-15

Family

ID=15572580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57153901A Granted JPS5943631A (ja) 1982-09-06 1982-09-06 レベル変換入力回路

Country Status (6)

Country Link
US (1) US4563601A (ja)
EP (1) EP0102643B1 (ja)
JP (1) JPS5943631A (ja)
KR (1) KR910004651B1 (ja)
CA (1) CA1229386A (ja)
DE (1) DE3373249D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6249567U (ja) * 1985-09-14 1987-03-27
JPH024012A (ja) * 1987-12-18 1990-01-09 Texas Instr Inc <Ti> 電位レベル変換装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5999819A (ja) * 1982-11-27 1984-06-08 Hitachi Ltd 入力インタ−フエイス回路
US4645951A (en) * 1983-08-31 1987-02-24 Hitachi, Ltd. Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals
JPH0773205B2 (ja) * 1983-12-20 1995-08-02 株式会社日立製作所 レベル変換回路
US4626713A (en) * 1984-09-06 1986-12-02 Thomson Components-Mostek Corporation Trip-point clamping circuit for a semiconductor device
GB2178618A (en) * 1985-07-27 1987-02-11 Stc Plc Input buffer circuit for static ram
US4679215A (en) * 1985-12-06 1987-07-07 Sperry Corporation Exceedance counting integrating photo-diode array
US4717836A (en) * 1986-02-04 1988-01-05 Burr-Brown Corporation CMOS input level shifting circuit with temperature-compensating n-channel field effect transistor structure
US4704549A (en) * 1986-10-24 1987-11-03 Ncr Corporation CMOS to ECL converter-buffer
US4841175A (en) * 1987-01-23 1989-06-20 Siemens Aktiengesellschaft ECL-compatible input/output circuits in CMOS technology
US4785205A (en) * 1987-06-29 1988-11-15 Ncr Corporation High speed ECL to CMOS converter
US4835420A (en) * 1987-11-17 1989-05-30 Applied Micro Circuits Corporation Method and apparatus for signal level conversion with clamped capacitive bootstrap
JPH01195719A (ja) * 1988-01-30 1989-08-07 Nec Corp 半導体集積回路
US4855624A (en) * 1988-02-02 1989-08-08 National Semiconductor Corporation Low-power bipolar-CMOS interface circuit
US4866308A (en) * 1988-04-11 1989-09-12 International Business Machines Corporation CMOS to GPI interface circuit
JPH0282713A (ja) * 1988-09-19 1990-03-23 Fujitsu Ltd スイッチング補助回路
US4890019A (en) * 1988-09-20 1989-12-26 Digital Equipment Corporation Bilingual CMOS to ECL output buffer
US4888501A (en) * 1988-10-19 1989-12-19 Ncr Corporation ECL to CMOS converter
US5030856A (en) * 1989-05-04 1991-07-09 International Business Machines Corporation Receiver and level converter circuit with dual feedback
US4968905A (en) * 1989-08-25 1990-11-06 Ncr Corporation Temperature compensated high speed ECL-to-CMOS logic level translator
JPH082019B2 (ja) * 1989-09-13 1996-01-10 株式会社東芝 レベル変換回路
US5023487A (en) * 1989-09-29 1991-06-11 Texas Instruments Incorporated ECL/TTL-CMOS translator bus interface architecture
US5036226A (en) * 1989-10-23 1991-07-30 Ncr Corporation Signal converting circuit
DE4000665A1 (de) * 1990-01-11 1991-07-18 Siemens Ag Integrierbare transistorschaltstufe der logik-familie ntl
US5038057A (en) * 1990-05-29 1991-08-06 Motorola, Inc. ECL to CMOS logic translator
JP2855802B2 (ja) * 1990-06-27 1999-02-10 日本電気株式会社 レベル変換回路
JPH04126410A (ja) * 1990-09-17 1992-04-27 Fujitsu Ltd 半導体装置
JP3137413B2 (ja) * 1992-03-26 2001-02-19 株式会社東芝 セミカスタム集積回路
JP3050255B2 (ja) * 1992-10-14 2000-06-12 富士通株式会社 Ｅｃｌ−ｃｍｏｓレベル変換回路
US5440248A (en) * 1994-01-31 1995-08-08 Texas Instruments Incorporated Power-saver differential input buffer
JP2783236B2 (ja) * 1996-01-31 1998-08-06 日本電気株式会社 レベル変換回路
JPH11102305A (ja) * 1997-09-29 1999-04-13 Oki Electric Ind Co Ltd インサーキットエミュレータ
GB2340683B (en) * 1998-08-10 2003-08-20 Sgs Thomson Microelectronics Controllable threshold inverter
GB2349996A (en) * 1999-05-12 2000-11-15 Sharp Kk Voltage level converter for an active matrix LCD
US6535017B1 (en) * 2001-12-20 2003-03-18 Honeywell International Inc. CMOS ECL input buffer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5120728U (ja) * 1974-07-31 1976-02-16
JPS5767331A (en) * 1980-10-14 1982-04-23 Toshiba Corp Bias varying circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1533231A (en) * 1974-11-07 1978-11-22 Hitachi Ltd Electronic circuits incorporating an electronic compensating circuit
US4023050A (en) * 1976-05-10 1977-05-10 Gte Laboratories Incorporated Logic level converter
US4128775A (en) * 1977-06-22 1978-12-05 National Semiconductor Corporation Voltage translator for interfacing TTL and CMOS circuits
US4150308A (en) * 1977-10-25 1979-04-17 Motorola, Inc. CMOS level shifter
US4242604A (en) * 1978-08-10 1980-12-30 National Semiconductor Corporation MOS Input circuit with selectable stabilized trip voltage
US4453095A (en) * 1982-07-16 1984-06-05 Motorola Inc. ECL MOS Buffer circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5120728U (ja) * 1974-07-31 1976-02-16
JPS5767331A (en) * 1980-10-14 1982-04-23 Toshiba Corp Bias varying circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6249567U (ja) * 1985-09-14 1987-03-27
JPH0345492Y2 (ja) * 1985-09-14 1991-09-26
JPH024012A (ja) * 1987-12-18 1990-01-09 Texas Instr Inc <Ti> 電位レベル変換装置

Also Published As

Publication number Publication date
JPH0422050B2 (ja) 1992-04-15
DE3373249D1 (en) 1987-10-01
US4563601A (en) 1986-01-07
KR910004651B1 (ko) 1991-07-09
KR840006112A (ko) 1984-11-21
EP0102643A1 (en) 1984-03-14
CA1229386A (en) 1987-11-17
EP0102643B1 (en) 1987-08-26

Similar Documents

Publication Publication Date Title
JPS5943631A (ja) レベル変換入力回路
JP3031313B2 (ja) 半導体回路
JP2549743B2 (ja) 出力回路
US7432762B2 (en) Circuit having enhanced input signal range
JPH0690655B2 (ja) 中間電位発生回路
US5585747A (en) High speed low power sense amplifier
US6731169B2 (en) Differential amplifier circuit
JPH0946209A (ja) 入力バッファ回路
JPS61118023A (ja) Ｍｏｓ型半導体集積回路の入力ゲ−ト回路
US4267501A (en) NMOS Voltage reference generator
JPH06177744A (ja) レベル変換回路
US6822513B1 (en) Symmetric and complementary differential amplifier
JP3449465B2 (ja) 入力回路及び半導体集積回路装置
JP2002314399A (ja) 半導体集積回路
JPH0685497B2 (ja) 半導体集積回路
JP3426594B2 (ja) 入力バッファ回路
JP3173053B2 (ja) 半導体装置
JPS62125713A (ja) 半導体集積回路
JPS6315519A (ja) インタ−フエイス回路
JPH02161817A (ja) インバーター回路
JPS60194603A (ja) Ｃｍｏｓ技術により実現された、出力段のための集積増幅器
JP3196163B2 (ja) レベル変換回路
JP2000056846A (ja) 基準電圧発生回路および半導体集積回路
KR20030050352A (ko) 낮은 입력 전압에서 사용 가능한 레벨 쉬프터 회로
JPH05120887A (ja) 差動増幅回路