JP2774176B2

JP2774176B2 - 半導体集積回路

Info

Publication number: JP2774176B2
Application number: JP2070708A
Authority: JP
Inventors: 良明金子
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1998-07-09
Anticipated expiration: 2013-07-09
Also published as: EP0448269A3; KR910017765A; EP0448269A2; EP0448269B1; US5159208A; KR930009151B1; JPH03270408A; DE69120566D1

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第22,第23図）発明が解決しようとする課題（第24図）課題を解決するための手段（第１〜第６図）作用実施例（ｉ）第１の実施例（第７図）（ii）第２の実施例（第８図）（iii）第３の実施例（第９図）（iv）第４の実施例（第10図）（ｖ）第５の実施例（第11図）（vi）第６の実施例（第12図）（vii）第７の実施例（第13〜第16図）（viii）第８の実施例（第17図）（ix）第９の実施例（第18図）（ｘ）第10の実施例（第19図）（xi）第11の実施例（第20図）（xii）第12の実施例（第21図）発明の効果〔概要〕半導体集積回路、特にGaAsFET（ショットキー障壁電
界効果トランジスタ）を用いた論理回路ＬSIの出力イン
ターフェース回路に関し、該回路の出力用トランジスタのゲートバイアス方法を
工夫して、出力「Ｌ」レベル時の出力インピーダンスの
低減化及び出力「Ｈ」レベル時の出力電圧の上昇化を図
り、GaAsECL出力インターフェース回路とECL回路との整
合性の向上を図ることを目的とし、その第１の回路は、ドレインが第１の電源線に接続さ
れ，ソースが出力部に接続された出力用トランジスタ
と，前記出力用トランジスタのゲートに接続された第１
の出力駆動回路とを具備し、前記第１の出力駆動回路
は、ドレインが第１の電源に接続され，ソースが前記出
力用トランジスタのゲートに接続され，ゲートが第１の
入力部に接続された第１の駆動トランジスタと、ドレイ
ン及びゲートが接続されて前記出力用トランジスタのゲ
ートに接続された第２の駆動トランジスタと、ドレイン
が前記第２の駆動トランジスタのソースに接続され，ソ
ースが第２の電源に接続され，ゲートが第２の入力部に
接続された第３の駆動トランジスタから成ることを含み
構成し、その第２の回路は、第１の回路において、前記出力用
トランジスタと並列に第２の動作保護回路が設けられ、
前記第２の動作保護回路は、カソードが第１の電源に接
続され，アノードが前記出力用トランジスタのソースに
接続された一以上の第４のダイオードから成ることを含
み構成し、その第３の回路は第１の回路において、前記出力用ト
ランジスタと第１の出力駆動回路との間に、第１の出力
レベル調整回路が設けられ、前記第１の出力レベル調整
回路は、ドレイン及びゲートが接続されて前記出力用ト
ランジスタのゲートに接続された第４の駆動トランジス
タと、ドレインが前記第４の駆動トランジスタのソース
に接続され，ゲート及びソースが接続されて第２の電源
に接続された第５の駆動トランジスタと、アノードが第
１の電源に接続され，カソードが前記第５の駆動トラン
ジスタのドレインに接続された第１のダイオードから成
ることを含み構成し、その第４の回路は、第３の回路において、前記第１の
出力レベル調整回路に第１の動作保護回路が付加された
第２の出力レベル調整回路を具備し、前記第１の動作保
護回路は、アノードが前記第１のダイオードのカソード
に接続され，カソードが前記第５の駆動トランジスタの
ドレインに接続された一以上の第２のダイオードと、ア
ノードが前記第４の駆動トランジスタのソースに接続さ
れ，カソードが前記第５の駆動トランジスタのドレイン
に接続された一以上の第３のダイオードから成ることを
含み構成し、その第５の回路は、第１の回路において、前記出力用
トランジスタのゲートと第２の電源との間に、動作遅延
回路が設けられ、前記動作遅延回路が容量素子を含むこ
とを含み構成し、その第６の回路は、第１の回路において、前記第１の
出力駆動回路の第1,第２の入力部に、駆動補助回路を付
加した第２の出力駆動回路が設けられ、前記第２の出力
駆動回路は、ドレインが第１の電源線に接続され，ソー
スが前記出力用トランジスタのゲートに接続され，ゲー
トが前記第１の出力駆動回路の第１の入力部に接続され
た第６の駆動トランジスタと、ドレインが第１の電源に
接続され，ソース及びゲートが接続されて前記第７の駆
動トランジスタのゲートに接続された第７の駆動トラン
ジスタと、ドレインが前記第７の駆動トランジスタのソ
ースに接続され，ソースが第２の電源に接続され，ゲー
トが前記第１の出力駆動回路の第２の入力部に接続され
た第８の駆動トランジスタから成ることを含み構成し、その第1,第３及び６の回路において、前記出力用トラ
ンジスタ，第2,第３の駆動トランジスタ、第４の駆動ト
ランジスタ及び第6,第８の駆動トランジスタがエンハン
スメント型のショットキー障壁電界効果トランジスタか
ら成り、前記第１の駆動トランジスタ、第５の駆動トラ
ンジスタ及び第７の駆動トランジスタがディプレッショ
ン型のショットキー障壁電界効果トランジスタから成る
ことを含み構成する。

〔産業上の利用分野〕

本発明は、半導体集積回路に関するものであり、更に
詳しく言えばGaAsFET（ショットキー障壁電界効果トラ
ンジスタ）を用いた論理回路ＬSIの出力インターフェー
ス回路に関するものである。

近年、GaAsFETの集積度の向上に伴い低消費電力、か
つ高速動作を特徴とするGaAs論理ＬSIがデータ処理装置
等の信号回路分野に多く利用されはじめている。

ところで、このような分野にGaAs論理ＬSIを使用する
場合、従来の信号処理回路がバイポーラトランジスタを
主構成とするECL（Emitter Coupled Logic）回路である
ため、両回路の入出力の整合をとらなければならない。

そこで、GaAs論理ＬSIの出力トランジスタの出力レベ
ルとECL回路のバイポーラトランジスタの入力レベルと
を精度良く整合させることができる回路が望まれてい
る。

〔従来の技術〕

第22〜第24図は従来例に係る説明図である。

第22図は、従来例に係るGaAsECL出力インターフェー
ス回路の構成図を示している。

図において、例えば、２電源供給方式のECL出力イン
ターフェース回路は、トランジスタT21,T22から成る入
力バッファ回路１と、トランジスタT23,T24,ダイオード
DR21から成るレベルシフト回路２と、トランジスタT25,
T26,T27,T28から成る駆動能力の高いスーパーバッファ
回路３と、出力用トランジスタ置T00と、トランジスタT
29,T30から成る出力レベル調整回路４と、出力終端抵抗
RLから構成されている。

トランジスタT21,T24,T25,T29及びT30は、GaAs化合物
半導体を主構成とするディプレッション型のショットキ
ー障壁電界効果トランジスタから成り、トランジスタT2
2,T23,T26,T27,T28及びT00は、エンハンスメント型のシ
ョットキー障壁電界効果トランジスタから成る。

また、トランジスタT00のソースS,すなわち、出力端
子Outに接続された出力終端抵抗RLの機能は、該出力イ
ンターフェース回路の出力レベルとECL回路２の入力レ
ベルとの整合をとるものである。抵抗値は通常50〔Ω〕
程度であり、出力インターフェース回路をECL回路５に
接続した場合、信号波の反射等を防止するものである。

さらに、出力レベル調整回路４は一種の電流源であ
り、出力レベルを立ち上げる機能を有している。

５はECL回路であり、例えばnpn型のバイポーラトラン
ジスタQ1,Q2および動作設定用抵抗R1,R2からなる差動増
幅回路より構成されている。

これにより、例えば入力バッファ回路１のトランジス
タT22のゲートに論理信号「Ｈ」レベルが入力される
と、レベルシフト回路2,スーパーバッファ回路３及び出
力用トランジスタT00のスイッチング動作により該レベ
ルが反転・非反転されて出力端子Outから出力「Ｈ」レ
ベルの論理信号が出力される。この出力「Ｈ」レベルを
ECL回路５のトランジスタQ1のベースＢに入力すること
ができる。

なお、第23図（ａ）〜（ｃ）は、従来例に係るGaAsEC
L出力インターフェース回路の他の回路図を示してい
る。

同図（ａ），（ｃ）は、１電源供給方式の出力インタ
ーフェース回路例である。同図（ａ）は出力用トランジ
スタT00がスーパーバッファ回路３により駆動される回
路を示しており、同図（ｃ）は、それがノーマルバッフ
ァ回路６により駆動される回路を示している。また、同
図（ｂ）は、２電源供給方式の他の出力インターフェー
ス回路例である、該トランジスタT00がノーマルバッフ
ァ回路６により駆動される回路を示している。

〔発明が解決しようとする課題〕

ところで、従来例のECL出力インターフェース回路に
よれば出力用トランジスタT00のソースＳと接地線ＧND
との間に出力レベル調整回路４を接続したり、該ソース
Ｓと電源ＶSSとの間に出力終端抵抗RLを接続してECL回
路５との整合を採っている。しかし、以下のような問題
点を生ずることがある。

すなわち、第24図（ａ）のトランジスタ特性に示す
ように出力インピーダンスが出力「Ｌ」レベル時に数
〔ＫΩ〕単位の高い値になる。例えば、第14図のような
実験回路により第22図のECL出力インターフェース回路
の出力特性を測定した場合、その電流・電圧特性から得
られる出力インピーダンス（出力微分抵抗）が約８〔Ｋ
Ω〕と高くなるものである。このため、数〔ＧHZ〕以上
の高速信号を取り扱うとすると、信号波の反射等により
伝送信号波形に歪みを招くおそれがある。

また、第24図（ｂ）のトランジスタ特性に示すよう
に出力「Ｈ」レベルが低くなる。これは、第22図及び第
23図（ａ）に示すように特にスーパーバッファ回路３を
用いた出力インターフェース回路においては、出力
「Ｈ」レベル時にトランジスタT27を介して出力用トラ
ンジスタT00をバイアスするため該トランジスタT27,T00
の２個分の閾値電圧だけ出力「Ｈ」レベルが降下する。
これを防止するために出力レベル調整回路４を挿入する
方法がとられている。

しかし、先と同様な実験回路により第22図のECL出力
インターフェース回路の出力特性を測定すると、該回路
４を挿入した場合であっても、その電圧特性から得られ
る出力「Ｈ」レベルが低くなることがある。

このため、ECL回路５が要求する入力レベル，例え
ば、ECL10Kシリーズの入力「Ｈ」レベルの電圧範囲ＶOH
＝−0.98〜−0.81〔Ｖ〕の規定値を満足できず、適正な
整合ができない。

さらに、出力用トランジスタT00の製造プロセスの
バラつきにより、その閾値電圧がバラつくことがある。
このため、閾値電圧のばらつきが出力レベルに直接現
れ、信号伝達動作の不具合からECL回路が誤動作する原
因となる。

また、現状のECL回路の動作がGaAsECL出力インター
フェース回路の動作に比べて遅いことから出力「Ｈ」レ
ベルから「Ｌ」レベル，出力「Ｌ」レベルから「Ｈ」レ
ベルに変化する時間が整合しなくなる状態に招くことが
ある。

このため、高速信号を取り扱うとすると、信号波の立
ち上がり部や立ち下がり部が過度的に振動をするリンギ
ング現象を招く恐れがある。

本発明は、かかる従来例の問題点に鑑み創作されたも
のであり、出力用トランジスタのゲートバイアス方法を
工夫して、出力「Ｌ」レベル時の出力インピーダンスの
低減化及び出力「Ｈ」レベル時の出力電圧の上昇化を図
り、GaAsECL出力インターフェース回路とECL回路との整
合性の向上を図ることを可能とする半導体集積回路の提
供を目的とする。

〔課題を解決するための手段〕

第１〜第６図は、本発明に係る第１〜第６の半導体集
積回路に係る原理図をそれぞれ示している。

その第１の回路は、ドレインＤが第１の電源線ＧNDに
接続され，ソースＳが出力部Outに接続された出力用ト
ランジスタTOと，前記出力用トランジスタTOのゲートＧ
に接続された第１の出力駆動回路11Aとを具備し、前記
第１の出力駆動回路11Aは、ドレインD1が第１の電源ＧN
Dに接続され，ソースS1が前記出力用トランジスタTOの
ゲートＧに接続され，ゲートG1が第１の入力部in1に接
続された第１の駆動トランジスタT1と、ドレインD2及び
ゲートG2が接続されて前記出力用トランジスタTOのゲー
トＧに接続された第２の駆動トランジスタT2と、ドレイ
ンD3が前記第２の駆動トランジスタT2のソースS2に接続
され，ソースS3が第２の電源ＶSS１に接続され，ゲート
G3が第２の入力部in2に接続された第３の駆動トランジ
スタT3から成ることを特徴としその第２の回路は、第１の回路において、前記出力用
トランジスタTOと並列に第１の動作保護回路12が設けら
れ、前記第１の動作保護回路12は、カソードK1が第１の
電源ＧNDに接続され、アノードA1が前記出力用トランジ
スタTOのソースＳに接続された一以上の第１のダイオー
ドDR1から成ることを特徴とし、その第３の回路は、第１の回路において、前記出力用
トランジスタTOと第１の出力駆動回路11Aとの間に、第
１の出力レベル調整回路13Aが設けられ、前記第１の出
力レベル調整回路13Aは、ドレインD4及びゲートG4が接
続されて前記出力用トランジスタTOのゲートＧに接続さ
れた第４の駆動トランジスタT4と、ドレインD5が前記第
４の駆動トランジスタT4のソースS4に接続され，ゲート
G5及びソースS5が接続されて第２の電源ＶSS１に接続さ
れた第５の駆動トランジスタT5と、アノードA2が第１の
電源ＧNDに接続され，カソードK2が前記第５の駆動トラ
ンジスタT5のドレインD5に接続された第２のダイオード
DR2から成ることを特徴とし、その第４の回路は、第３の回路において、前記第１の
出力レベル調整回路13Aに第２の動作保護回路14が付加
された第２の出力レベル調整回路13Bを具備し、前記第
１の動作保護回路14は、アノードA3が前記第２のダイオ
ードDR2のカソードK2に接続され，カソードK3が前記第
５の駆動トランジスタT5のドレインD5に接続された一以
上の第３のダイオードDR3と、アノードA4が前記第４の
駆動トランジスタT5のソースS4に接続され，カソードK4
が前記第５の駆動トランジスタT5のドレインD5に接続さ
れた一以上の第４のダイオードDR4から成ることを特徴
とし、その第５の回路は、第１の回路において、前記出力用
トランジスタTOのゲートＧと第２の電源ＶSS１との間
に、動作遅延回路15が設けられ、前記動作遅延回路15が
容量素子Ｃを含むことを特徴とし、その第６の回路は、第１の回路において、前記第１の
出力駆動回路11Aの第1,第２の入力部in1,in2に、駆動補
助回路16を付加した第２の出力駆動回路11Bが設けら
れ、前記第２の出力駆動回路11Bは、ドレインD6が第１
の電源線ＧNDに接続され，ソースS6が前記出力用トラン
ジスタTOのゲートＧに接続され，ゲートG6が前記第１の
出力駆動回路11Aの第１の入力部in1に接続された第６の
駆動トランジスタT6と、ドレインD7が第１の電源ＧNDに
接続され，ソースS7及びゲートG7が接続されて前記第７
の駆動トランジスタT7のゲートG7に接続された第７の駆
動トランジスタT7と、ドレインD8が前記第７の駆動トラ
ンジスタT7のソースS7に接続され、ソースS8が第２の電
源ＶSS１に接続され，ゲートG8が前記第１の出力駆動回
路11Aの第２の入力部in2に接続された第８の駆動トラン
ジスタT8から成ることを特徴とし、前記第1,第３及び第６の回路において、前記出力用ト
ランジスタTO,第2,第３の駆動トランジスタT2,T3,前記
第４の駆動トランジスタT4及び前記第6,第８の駆動トラ
ンジスタT6,T8がエンハンスメント型のショットキー障
壁電界効果トランジスタから成り、前記第１の駆動トランジスタT1,前記第５の駆動トラ
ンジスタT4及び前記第７の駆動トランジスタT7がディプ
レッション型のショットキー障壁電界効果トランジスタ
から成ることを特徴とし、上記目的を達成する。

〔作用〕本発明の第１の回路によれば、第１の駆動トランジス
タT1と第３の駆動トランジスタT3との間に、第２の駆動
トランジスタT2が設けられ、該トランジスタT1,T2のソ
ースS1,D2が接続されて出力用トランジスタTOのゲート
Ｇに接続されている。

このため、出力用トランジスタTOの閾値電圧に等しい
電位差を常に該トランジスタTOのゲートＧのバイアス電
圧として印加することができる。このことで、第15図の
出力インピーダンス特性に示すように出力「Ｌ」レベル
時の出力インピーダンスを数十〔Ω〕単位の低い値にす
ることができる。これは、本発明者の実験結果によれ
ば、第14図のような実験回路により第13図のECL出力イ
ンターフェース回路の出力特性を測定した場合、その電
流・電圧特性から得られる出力インピーダンス（出力微
分抵抗）が約22〔Ω〕と低くなり、従来例の出力インピ
ーダンスに比べて、約1/40になるものである。

また、本発明の第１の回路によれば、第２の駆動トラ
ンジスタT2と出力用トランジスタTOとが共にエンハンス
メント型のショットキー障壁電界効果トランジスタから
構成されている。

このため、LSIの製造プロセス条件が第２の駆動トラ
ンジスタT2と出力用トランジスタTOとがほぼ同等に受け
ることになる。このことで、製造プロセスによる出力用
トランジスタTOの閾値電圧のばらつきを、第２の駆動ト
ランジスタT2の閾値電圧のばらつきにより相互に打ち消
すことが可能となる。

これにより、信号波の反射等が起き難くなり伝送信号
波形を所定形状に維持することができ、数〔ＧHZ〕以上
の高速信号を正確にECL回路に供給することが可能とな
る。

また、本発明の第２の回路によれば、第１の回路にお
いて、出力用トランジスタTOと並列に一以上の第１のダ
イオードDR1から成る第１の動作保護回路12が設けられ
ている。

このため、出力「Ｈ」レベルから出力「Ｌ」レベル，
出力「Ｌ」レベルから出力「Ｈ」レベルの変化時に逆方
向電流が第１のダイオードDR1によりパスされることか
ら出力用トランジスタTOの反転動作の保護をすることが
可能となる。

これにより、第１の回路の出力インピーダンスの低減
化に加えて出力回路の信頼性の向上を図ることが可能と
なる。

さらに、本発明の第３の回路によれば、第１の回路に
おいて、出力用トランジスタTOと第１の出力駆動回路11
Aとの間に、第４の駆動トランジスタT4,第５の駆動トラ
ンジスタT5及び第２のダイオードDR2から成る第１の出
力レベル調整回路13Aが設けられている。

このため、第１の出力レベル調整回路13Aでは、第１
の電源ＧNDから第２のダイオードDR2を介して電流が流
れ、第５の駆動トランジスタT5に定電圧が発生し、第５
の駆動トランジスタT5が出力用トランジスタTOのゲート
Ｇを補正することができる。このことで、該出力用トラ
ンジスタTOの閾値電圧のバラつきの影響が極力抑制さ
れ、出力「Ｈ」レベルの変化幅を小さくすることが可能
となる。

これにより、ECL回路との整合性の向上を図ることが
可能となる。

さらに、本発明の第４の回路によれば、第２の回路に
おいて、第１の出力レベル調整回路13Aに一以上の第３
のダイオードDR3と、第４のダイオードDR4から成る第２
の動作保護回路14が付加された第２の出力レベル調整回
路13Bを具備している。

このため、第２の駆動トランジスタT2,第３の駆動ト
ランジスタT3及び第４の駆動トランジスタT4の「ON」動
作時に、第１の出力レベル調整回路13Aにおける第１の
電源ＧND，第２のダイオードDR2及び第４の駆動トラン
ジスタT4を経て、第１の出力駆動回路11Aの第２の駆動
トランジスタT2及び第３の駆動トランジスタT3に至る電
流パスを阻止することが可能となり、出力用トランジス
タTOのゲートＧの電位を第３の回路に比べて、より適正
な値に設定することができる。

これにより、第３の回路に比べて、出力インターフェ
ース回路とECL回路との整合性の信頼度の向上を図るこ
とが可能となる。

また、本発明の第５の回路によれば、第１の回路にお
いて、出力用トランジスタTOのゲートＧと第２の電源Ｖ
SS１との間に、容量素子Ｃを含む動作遅延回路15が設け
られている。

このため、出力用トランジスタTOのゲート容量が増加
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。ECL回路の要求する動作範囲内で高
速信号を取り扱うことが可能となる。

これにより、GaAsECL出力インターフェース回路の動
作に比べて遅い、現状のECL回路の動作に整合させるこ
とができる。また、従来例のような過度的に振動をする
リンギング現象を極力抑制することが可能となる。

さらに、本発明の第６の回路によれば、第１の回路に
おいて、第6,第８の駆動トランジスタT6,T8及び第７の
駆動トランジスタT7で構成する駆動補助回路16を第１の
出力駆動回路11Aに付加した第２の出力駆動回路11Bが出
力用トランジスタTOのゲートＧに接続されている。

このため、出力「Ｈ」レベル時に第６の駆動トランジ
スタT6を介して出力用トランジスタTOをバイアスしても
トランジスタT1が有るために、該出力「Ｈ」レベルを従
来例に比べて上昇させることができる。

なお、本発明者の実験結果によれば、第14図のような
実験回路により第13図のECL出力インターフェース回路
の出力特性を測定した場合、その特性からも明確なよう
に第16図の出力レベル特性に示されるように出力「Ｈ」
レベルを高くすることができる。

これにより、第１の回路の出力インピーダンスの低減
化に加えて従来例のような駆動能力の高いスーパーバッ
ファ回路を用いた出力インターフェース回路を構成する
ことが可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明を
する。

第７〜第21図は、本発明の実施例に係る半導体集積回
路を説明する図である。

（ｉ）第１の実施例の説明第７図は、本発明の第１の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第１の出力インターフェース回路は、第
１の出力駆動回路11A,出力用トランジスタTO,第１の動
作保護回路12,レベルシフト回路17及び第１の入力バッ
ファ回路18から成る。

出力用トランジスタTOは、ドレインＤが第１の電源線
（接地線）ＧNDに接続され，ソースＳが出力端子Outに
接続されている。なお、出力端子Outには、出力終端抵
抗RL＝50〔Ω〕が接続されている。第１の出力駆動回路
11Aは、第１〜第３の駆動トランジスタT1〜T3から成
り、出力用トランジスタTOのゲートＧに接続されてい
る。第１の駆動トランジスタT1は、ドレインD1が第１の
電源ＧNDに接続され，ソースS1がゲートG1に接続されて
出力用トランジスタTOのゲートＧに接続されている。

また、第２の駆動トランジスタT2は、ドレインD2及び
ゲートG2が接続されて出力用トランジスタTOのゲートＧ
に接続されされている。該トランジスタ２の機能は、出
力「Ｌ」レベル時の出力インピーダンスを下げるもので
ある。

第３の駆動トランジスタT3は、ドレインD3が第２の駆
動トランジスタT2のソースS2に接続され，ソースS3が第
２の電源ＶSS１＝−2.0〔Ｖ〕に接続され，ゲートG3が
レベルシフト回路17のダイオードDR5のカソードK5に接
続されている。

第１の動作保護回路12は、第１のダイオードDR1から
成り、出力用トランジスタTOと並列に設けられる。第１
のダイオードDR1は、カソードK1が第１の電源ＧNDに接
続され，アノードA1が出力用トランジスタTOのソースＳ
に接続されている。

ダイオードDR1の機能は、出力「Ｈ」レベルから出力
「Ｌ」レベル，出力「Ｌ」レベルから出力「Ｈ」レベル
に変化するときに流れる逆方向電流及び静電気等により
蓄積された電荷を放電するパスを形成するものである。
これにより、出力用トランジスタTOの反転動作の保護を
することができる。

レベルシフト回路17は、第９の駆動トランジスタT9,
第10の駆動トランジスタT10及び第５のダイオードDR5か
ら成る。第９の駆動トランジスタT9は、ドレインD9が接
地線ＧNDに接続され，ソースS9がダイオードDR5のアノ
ードA5に接続され、ゲートG9が第１の入力バッファ回路
18に接続されている。

また、ダイオードDR5のカソードK5は第10の駆動トラ
ンジスタT10のドレインD10に接続されている。第10の駆
動トランジスタT10は、ゲートG10がソースS10に接続さ
れて電源線ＶSS１に接続されている。

第１の入力バッファ回路18は、第11の駆動トランジス
タT11と第12の駆動トランジスタT12から成る。第11の駆
動トランジスタT11は、ドレインD11が接地線ＧNDに接続
され，ソースS11及びゲートG11が接続されて第11の駆動
トランジスタT12のドレインD12に接続されている。

第12の駆動トランジスタT12は、ソースS12が第３の電
源ＶSS２＝−1.5〔Ｖ〕に接続され、ゲートG12が入力端
子INに接続されている。

なお、トランジスタTO,T2,T3,T9及びT12は、エンハン
スメント型（ノーマリオフ型）のショットキー障壁電界
効果トランジスタから成り、トランジスタT1,T10及びT1
1は、ディプレッション型（ノーマリオン型）のショッ
トキー障壁電界効果トランジスタから成る。

これらにより、第１の実施例に係るGaAsECL出力イン
ターフェース回路を構成する。

また、当該回路の機能は、入力端子INに反転・非反転
する論理信号が入力されると、第１のバッファ回路18,
レベルシフト回路17を介して該信号のレベルシフトがさ
れる。そのレベルシフトされた信号は第１の出力駆動回
路11AのトランジスタT3のゲートＧを励振する。これに
より、トランジスタT1,T2を介して、出力用トランジス
タTOのゲートＧにバイアス電圧が供給され、出力端子Ou
tに出力「Ｈ」レベル，「Ｌ」レベルの出力電圧が現れ
る。これをECL回路等に供給することができる。

このようにして、本発明の第１の回路によれば第１の
駆動トランジスタT1と第３の駆動トランジスタT3との間
に、第２の駆動トランジスタT2が設けられ、該トランジ
スタT1,T2のソースS1,D2が接続されて出力用トランジス
タTOのゲートＧに接続されている。

このため、出力用トランジスタTOの閾値電圧に等しい
電位差を第２の駆動トランジスタT2の閾値電圧によっ
て、常に該トランジスタTOのゲートＧのバイアス電圧と
して印加することができる。このことで、第15図の出力
インピーダンス特性に示すように出力「Ｌ」レベル時の
出力インピーダンスを22〔Ω〕程度にすることができ
る。この出力インピーダンス特性については、第13図〜
第16図において本発明者の実験に基づく実験回路により
説明をする。

このため、LSIの製造プロセス条件が第２の駆動トラ
ンジスタT2と出力用トランジスタTOとにおいてほぼ同等
に受けることになる。このことで、製造プロセスによる
出力用トランジスタT00の閾値電圧のばらつきを第２の
駆動トランジスタT2の閾値電圧のばらつきにより相互に
打ち消すことが可能となる。

（ii）第２の実施例の説明第８図は、本発明の第２の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第１の回路と異なるのは第２の回路で
は、第１の回路に第１の出力レベル調整回路13Aが設け
られるものである。

すなわち、出力用トランジスタTOと第１の出力駆動回
路11Aとの間に、第４の駆動トランジスタT4,第５の駆動
トランジスタT5及び第２のダイオードDR2から成る第１
の出力レベル調整回路13Aが設けられている。

第４の駆動トランジスタT4は、ドレインD4及びゲート
G4が接続されて出力用トランジスタTOのゲートＧに接続
され、ソースS4が第２のダイオードDR2のカソードK2に
接続されている。

また、第２のダイオードDR2はアノードA2が第１の電
源ＧNDに接続され，カソードK2が第５の駆動トランジス
タT5のドレインD5に接続されている。

第５の駆動トランジスタT5は、ドレインD5がトランジ
スタT4のソースS4に接続され、ゲートG5及びソースS5が
接続されて第２の電源ＶSS１に接続されている。

なお、トランジスタT4は、エンハンスメント型のショ
ットキー障壁電界効果トランジスタから成り、トランジ
スタT5は、ディプレッション型のショットキー障壁電界
効果トランジスタから成る。

このようにして、本発明の第２の回路によれば第１の
回路において、出力用トランジスタTOと第１の出力駆動
回路11Aとの間に、第１の出力レベル調整回路13Aが設け
られている。

このため、第１の出力レベル調整回路13Aでは、第１
の電源ＧNDから第２のダイオードDR2を介して電流が流
れ、第５の駆動トランジスタT5に定電圧が発生し、第５
の駆動トランジスタT5が出力用トランジスタTOのゲート
Ｇを補正することができる。このことで、該出力用トラ
ンジスタTOの閾値電圧がバラつきの影響が極力抑制さ
れ、出力「Ｈ」レベルの変化幅を小さくすることが可能
となる。

（iii）第３の実施例の説明第９図は、本発明の第３の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第1,第２の回路と異なるのは第３の回路
では、第１の回路に第２の出力レベル調整回路13Bが設
けられるものである。

すなわち、第３の回路は第１の出力レベル調整回路13
Aに第２の動作保護回路14が付加された第２の出力レベ
ル調整回路13Bを具備している。

第２の動作保護回路14は、第3,第４のダイオードDR3,
D4から成る。該ダイオードDR3は、アノードA3が第２の
ダイオードDR2のカソードK2に接続され，カソードK3が
第５の駆動トランジスタT5のドレインD5に接続されてい
る。

該ダイオードDR3は、アノードA4が第４の駆動トラン
ジスタT5のソースS4に接続され，カソードK4が第５の駆
動トランジスタT5のドレインD5に接続されている。

なお、両ダイオードDR3,D4は必要に応じて一段以上接
続されるものである。

このようにして、本発明の第３の回路によれば第１の
回路に第２の出力レベル調整回路13Bが設けられてい
る。

このため、トランジスタT2,T3及びT4の「ON」動作時
に、第１の出力レベル調整回路13Aにおける第１の電源
ＧND，ダイオードDR2及び駆動トランジスタT4を経て、
第１の出力駆動回路11AのトランジスタT2及びT3に至る
電流パスを阻止することが可能となり、出力用トランジ
スタTOのゲートＧの電位を第２の回路に比べて、より適
性な値に設定することができる。

これにより、第２の回路に比べて、出力インターフェ
ース回路とECL回路との整合性の信頼度の向上をも図る
ことが可能となる。

（iv）第４の実施例の説明第10図は、本発明の第４の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第1,第2,第３の回路と異なるのは第４の
回路では、出力インターフェース回路の電源供給方法が
異なるものである。

すなわち、第1,第2,第３の回路が接地線ＧND（第１の
電源），第２の電源ＶSS１及び第３の電源ＶSS２の２電
源供給方式を採っている。これに対し、第４の回路で
は、接地線ＧND，第２の電源ＶSS１の１電源供給方式を
採るものである。

これは、２電源供給方式の場合、内部論理を行う初段
回路では第３の電源ＶSS２を低くすることにより、消費
電力の低減化を図ることができる。これに対して、１電
源供給方式では電源供給回路に制限がある場合に有効で
ある。

従って、第１の出力駆動回路11Aは第２の電源ＶSS１
に接続される第２の入力バッファ回路19により駆動され
る。該バッファ回路19は、第13〜第16の駆動トランジス
タT13〜T16から成る。

第13の駆動トランジスタT13は、ドレインD13が第１の
電源ＧNDに接続され，ソースS13が第14の駆動トランジ
スタT14のドレインD14に接続されて第１の出力駆動回路
11AのトランジスタT3のゲートG3に接続されている。

第14の駆動トランジスタT14は、ソースS14及びゲート
G14が接続されて第２の電源ＶSS１に接続されている。

第15の駆動トランジスタT15は、ドレインD15が第１の
電源線ＧNDに接続され，ソースS15及びゲートG15が接続
されて第13の駆動トランジスタT13のゲートG13と第16の
駆動トランジスタT16のドレインD16に接続されている。

第16の駆動トランジスタT16は、ゲートG16が入力端子
INに接続され、ソースS16が第２の電源ＶSS１に接続さ
れている。

なお、トランジスタT13及びT16は、エンハンスメント
型のショットキー障壁電界効果トランジスタから成り、
トランジスタT14及びT15は、ディプレッション型のショ
ットキー障壁電界効果トランジスタから成る。

これにより、第４の実施例に係るGaAsECL出力インタ
ーフェース回路を構成する。

また、当該回路の機能は、入力端子INに反転・非反転
する論理信号が入力されると、第２の入力バッファ回路
19を介して第１の出力駆動回路11AのトランジスタT3の
ゲートＧを励振する。これにより、トランジスタT1,T2
を介して、出力用トランジスタTOのゲートＧにバイアス
電圧が供給され、出力端子Outに出力「Ｈ」レベル，
「Ｌ」レベルの出力電圧が現れる。これをECL回路等に
供給することができる。

このようにして、本発明の第４の回路によれば第１の
回路のような出力インピーダンスの低減化に加えて、該
出力回路を第１電源供給方式により動作させることがで
きる。

（ｖ）第５の実施例の説明第11図は、本発明の第５の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第５の回路は、第１〜第４の回路に係る
回路要素を組合せた出力インターフェース回路を構成す
るものである。

すなわち、入力端子INには第２の入力バッファ回路19
が接続され、第14の駆動トランジスタT14のドレインD14
が第１の出力駆動回路11AのトランジスタT3のゲートG3
に接続されている。また、出力用トランジスタTOのゲー
トＧには、第１の出力レベル調整回路13Aが接続されて
いる。さらに、各回路19,11A,13Aは１電源供給方式によ
り動作するものである。

なお、当該回路の機能については第１〜第４の回路の
機能を同様であるので説明を省略する。

（vi）第６の実施例の説明第12図は、本発明の第６の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第６の回路は、第５の回路と同様に第１
〜第４の回路に係る回路要素を組合せることによって構
成された出力インターフェース回路に動作遅延回路15を
付加したものである。

すなわち、入力端子INには第２の入力バッファ回路19
が接続され、第14の駆動トランジスタT14のドレインD14
が第１の出力駆動回路11AのトランジスタT3のゲートG3
に接続されている。また、出力用トランジスタTOのゲー
トＧには、第２の出力レベル調整回路13Bと動作遅延回
路15が接続されている。なお、各回路19,11A,13B及び15
は１電源供給方式により動作するものである。

動作遅延回路15は出力用トランジスタTOのゲートＧと
第２の電源ＶSS１との間に接続され、容量素子Ｃを主構
成とし、ゲート容量を増加させて出力「Ｈ」レベル，
「Ｌ」レベル時の信号の立ち上がり，立ちさがりを遅く
するものである。

このようにして、本発明の第６の回路によれば出力用
トランジスタTOのゲートＧと第２の電源ＶSS１との間
に、容量素子Ｃを含む動作遅延回路15が設けられてい
る。

このため、出力用トランジスタTOのゲート容量が増加
することから反転・非反転動作時の電荷の充放電が遅く
なり、信号波の立ち上がり時間や立ち下がり時間を遅く
することができる。このことで、ECL回路の要求する動
作範囲内で高速信号を取り扱うことが可能となる。

これにより、GaAsECL出力インターフェース回路の動
作に比べて遅い現状のECL回路の動作に整合させること
ができる。また、従来例のような過度的に振動をするリ
ンギング現象を極力抑制することが可能となる。

（vii）第７の実施例の説明第13〜第16図は、本発明の第７の実施例に係るGaAsEC
L出力インターフェース回路の構成図を示している。

図において、第７の回路は、第１の回路の第１の出力
駆動回路11Aに換えて、第２の出力駆動回路11Bにより出
力用トランジスタTOを駆動するものである。

すなわち、第２の出力駆動回路11Bは第１図の原理図
において、第１の出力駆動回路11Aの第1,第２の入力部i
n1,in2に、駆動補助回路16が付加されたものである。

第２の出力駆動回路11Bは、第６〜第８の駆動トラン
ジスタT6〜T8から成り、従来例のようなスーパーバッフ
ァ回路を構成する。第６の駆動トランジスタT6は、ドレ
インD6が第１の電源線ＧNDに接続され，ソースS6が出力
用トランジスタTOのゲートＧに接続され，ゲートG6が第
１の出力駆動回路11Aの第１の入力部in1に接続されてい
る。

第７の駆動トランジスタT7は、ドレインD7が第１の電
源ＧNDに接続され，ソースS7及びゲートG7が接続されて
第６の駆動トランジスタT6のゲートG6に接続されてい
る。

第８の駆動トランジスタT8は、ドレインD8が第７の駆
動トランジスタT7のソースS7に接続され，ソースS8が第
２の電源ＶSS１に接続され，ゲートG8が第１の出力駆動
回路11Aの第２の入力部in2に接続され、レベルシフト回
路17のトランジスタT10のドレインD10に接続されてい
る。

第２の出力駆動回路11Bの機能は、出力「Ｌ」レベル
から「Ｈ」レベルに信号を立ち上げる際に、トランジス
タT1の「ON」動作をトランジスタT6〜T8を介して補助
し、出力用トランジスタTOのバイアス電流を多くするも
のである。これにより、第１の出力駆動回路11Aに比べ
て第２の出力駆動回路11Bの駆動能力を高めることがで
きる。

なお、トランジスタT6及びT8は、エンハンスメント型
（ノーマリオフ型）のショットキー障壁電界効果トラン
ジスタから成り、トランジスタT7は、ディプレッション
型（ノーマリオン型）のショットキー障壁電界効果トラ
ンジスタから成る。その他の回路要素には、レベルシフ
ト回路17,第１の入力バッファ回路18等が接続される。

これらにより、第７の実施例に係るGaAsECL出力イン
ターフェース回路を構成する。

また、当該回路の機能は、入力端子INに反転・非反転
する論理信号が入力されると、第１のバッファ回路18,
レベルシフト回路17を介して該信号のレベルシフトがさ
れる。そのレベルシフトされた信号は第２の出力駆動回
路11BのトランジスタT3及びトランジスタT8のゲートG3,
G8を励振する。これにより、トランジスタT1,T6及びT2
を介して、出力用トランジスタTOのゲートＧにバイアス
電圧が供給され、出力端子Outに出力「Ｈ」レベル，
「Ｌ」レベルの出力電圧が現れる。これをECL回路等に
供給することができる。

このようにして、本発明の第７の回路によれば第１の
回路の出力用トランジスタTOのゲートＧに第２の出力駆
動回路11Bが接続されている。

このため、出力「Ｈ」レベル時に第６の駆動トランジ
スタT6を介して出力用トランジスタTOをバイアスしても
該トランジスタT1のドレイン・ソース間の電圧がトラン
ジスタT6の閾値電圧よりも小さいため、該出力「Ｈ」レ
ベルを従来例に比べて上昇させることができる。

ここで、本発明の第７の実施例に係るECL出力インタ
ーフェース回路の出力特性について説明をする。

第14図は、本発明の第７の実施例に係るトランジスタ
特性の実験回路図を示している。

図において、20はGaAs化合物半導体により形成された
ECL出力インターフェース回路装置である。実験方法
は、第１の電源ＧND，第２の電源ＶSS１＝−2.0
〔Ｖ〕，第３の電源ＶSS２＝−1.5〔Ｖ〕の２電源供給
方式とし、入力INに論理信号として入力電圧ＶINを印加
した場合について、出力端子Outに現れる電圧Voと出力
電流Ioutを測定するものである。

第15図は、本発明の第７の実施例に係る出力インピー
ダンス特性図を示している。

図において、縦軸は出力電圧Vo〔Ｖ〕であり、横軸は
出力電流Iout〔Ａ〕を示している。また、Ａは終端抵抗
RL＝50〔Ω〕の負荷曲線である。Vte0は閾値電圧＝０
〔Ｖ〕,Vte1は閾値電圧＝0.1〔Ｖ〕,Vte2は閾値電圧＝
0.2〔Ｖ〕,Vte3は閾値電圧＝0.3〔Ｖ〕,Vte4は閾値電圧
＝0.4〔Ｖ〕の電圧−電流特性曲線をそれぞれ示してい
る。

なお、Ｂは出力「Ｌ」レベル時の出力インピーダンス
を示す接線であり、出力用トランジスタTOの閾値電圧が
Vte2＝0.2〔Ｖ〕のときのＩ−Ｖ出力特曲線と負荷曲線
Ａとの交点における微分抵抗を示すものである。この接
線の傾きにより、約22〔Ω〕の出力インピーダンスが得
られた。

ここで、従来例の出力インターフェース回路の出力イ
ンピーダンスと本発明のインピーダンスとを比較すると
従来例が約８〔ＫΩ〕となるのに対して本発明では約22
〔Ω〕となり、約1/40程度に低減することができた。

第16図は、本発明の第７の実施例に係る出力レベル特
性図を示している。

図において、縦軸は出力電圧Vo〔Ｖ〕であり、横軸は
入力電圧ＶIN〔Ｖ〕を示している。また、Vte0は閾値電
圧＝０〔Ｖ〕,Vte1は閾値電圧＝0.1〔Ｖ〕,Vte2は閾値
電圧＝0.2〔Ｖ〕,Vte3は閾値電圧＝0.3〔Ｖ〕,Vte4は閾
値電圧＝0.4〔Ｖ〕の入力電圧−出力電圧特性曲線をそ
れぞれ示している。

ここで、第24図（ｂ）に示した従来例の出力レベル特
性と本発明の出力レベル特性とを比較すると出力「Ｈ」
レベルが上昇していることが明確である。これは、第１
の駆動トランジスタT1のドレイン・ソース間の電圧がエ
ンハンスメントFETの閾値電圧よりも小さいためであ
る。

このことで、同図の出力レベル特性を示すように出力
「Ｈ」レベルを高くすることができる。

（viii）第８の実施例の説明第17図は、本発明の第８の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第７の回路と異なるのは第８の回路で
は、第７の回路に第１の出力レベル調整回路13Aが設け
られるものである。

すなわち、出力用トランジスタTOと第２の出力駆動回
路11Bとの間に、第４の駆動トランジスタT4,第５の駆動
トランジスタT5及び第２のダイオードDR2から成る第１
の出力レベル調整回路13Aが設けられている。

（ix）第９の実施例の説明第18図は、本発明の第９の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第7,第８の回路と異なるのは第９の回路
では、第７の回路に第２の出力レベル調整回路13Bが設
けられるものである。

すなわち、第９の回路は第１の出力レベル調整回路13
Aに第２の動作保護回路14が付加された第２の出力レベ
ル調整回路13Bを具備している。

これにより、第８の回路に比べて、出力インターフェ
ース回路とECL回路との整合性の信頼度の向上を図るこ
とが可能となる。

（ｘ）第10の実施例の説明第19図は、本発明の第10の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第７〜第９の回路と異なるのは第10の回
路では、出力インターフェース回路の電源供給方法が異
なるものである。

すなわち、第４の回路のように接地線ＧND，第２の電
源ＶSS１の１電源供給方式を採るものである。該方式で
は電源供給回路に制限がある場合に有効である。

従って、第２の出力駆動回路11Bは第２の電源ＶSS１
に接続される第２の入力バッファ回路19により駆動され
る。

これにより、第10の実施例に係るGaAsECL出力インタ
ーフェース回路を構成する。

また、当該回路の機能は、入力端子INに反転・非反転
する論理信号が入力されると、第２のバッファ回路19を
介して第２の出力駆動回路11BのトランジスタT3とT8の
ゲートＧを励振する。これにより、トランジスタT1,T2,
T6,T7を介して、出力用トランジスタTOのゲートＧにバ
イアス電圧が供給され、出力端子Outに出力「Ｈ」レベ
ル，「Ｌ」レベルの出力電圧が現れる。これをECL回路
等に供給することができる。

このようにして、本発明の第10の回路によれば第１の
回路のような出力インピーダンスの低減化に加えて、該
出力回路を１電源供給方式により動作させることができ
る。

（xi）第11の実施例の説明第20図は、本発明の第11の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第11の回路は、第７〜第10の回路に係る
回路要素を組合せた出力インターフェース回路を構成す
るものである。

すなわち、入力端子INには第２の入力バッファ回路19
が接続され、第14の駆動トランジスタT14のドレインD14
が第２の出力駆動回路11BのトランジスタT3,T8のゲート
G3,G8に接続されている。また、出力用トランジスタTO
のゲートＧには、第２の出力レベル調整回路13Bが接続
されている。さらに、各回路19,11A,13Aは１電源供給方
式により動作するものである。

なお、当該回路の機能については第１〜第４の回路の
機能と同様であるので説明を省略する。

（xii）第12の実施例の説明第21図は、本発明の第12の実施例に係るGaAsECL出力
インターフェース回路の構成図を示している。

図において、第12の回路は、第11の回路と同様に第７
〜第10の回路に係る回路要素を組合せ、それによって構
成された出力インターフェース回路に動作遅延回路15を
付加したものである。

すなわち、入力端子INには第２の入力バッファ回路19
が接続され、第14の駆動トランジスタT14のドレインD14
が第２の出力駆動回路11BのトランジスタT3,T8のゲート
G3,G8に接29れている。また、出力用トランジスタTOの
ゲートＧには、第２の出力レベル調整回路13Bと動作遅
延回路15が接続されている。なお、各回路19,11B,13B及
び15は１電源供給方式により動作するものである。

〔発明の効果〕

以上説明したように、本発明によればエンハンスメン
ト型の出力用トランジスタのゲートに、ドレイン及びゲ
ートを接続した同型の第２の駆動トランジスタが出力駆
動回路に設けられている。

このため、出力用トランジスタの閾値電圧に等しい電
位差を常に該トランジスタのゲートのバイアス電圧とし
て印加することができる。このことで、出力「Ｌ」レベ
ル時の出力インピーダンスの低減化及び出力「Ｈ」レベ
ルの上昇化を図ることが可能となる。

また、製造プロセスによる出力用トランジスタの閾値
電圧のばらつきを、第２の駆動トランジスタの閾値電圧
のばらつきにより相互に打ち消すことが可能となる。

【図面の簡単な説明】

第１図は、本発明に係る第１の半導体集積回路の原理
図、第２図は、本発明に係る第２の半導体集積回路の原理
図、第３図は、本発明に係る第３の半導体集積回路の原理
図、第４図は、本発明に係る第４の半導体集積回路の原理
図、第５図は、本発明に係る第５の半導体集積回路の原理
図、第６図は、本発明に係る第６の半導体集積回路の原理
図、第７図は、本発明の第１の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第８図は、本発明の第２の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第９図は、本発明の第３の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第10図は、本発明の第４の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第11図は、本発明の第５の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第12図は、本発明の第６の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第13図は、本発明の第７の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第14図は、本発明の第７の実施例に係るトランジスタ特
性の実験回路図、第15図は、本発明の第７の実施例に係るインピーダンス
特性図、第16図は、本発明の第７の実施例に係る出力レベル特性
図、第17図は、本発明の第８の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第18図は、本発明の第９の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第19図は、本発明の第10の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第20図は、本発明の第11の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第21図は、本発明の第12の実施例に係るGaAsECL出力イ
ンターフェース回路の構成図、第22図は、従来例に係るGaAsECL出力インターフェース
回路の構成図、第23図は、従来例に係るGaAsECL出力インターフェース
回路の他の回路図、第24図は、従来例に係る問題点を説明するトランジスタ
特性図である。（符号の説明） TO……出力用トランジスタ、 T1〜T8……第１〜第８の駆動トランジスタ、 11A,11B……第1,第２の出力駆動回路、 12……第１の動作保護回路、 13A,13B……第1,第２の出力レベル調整回路、 14……第２の動作保護回路、 15……動作遅延回路、ＧND……第１の電源、ＶSS１……第２の電源、ＶSS２……第３の電源、 in1……第１の入力部、 in2……第２の入力部、 Out……出力部、 G,G1〜G8……ゲート、 D,D1〜D8……ドレイン、 S,S1〜S8……ソース、 DR1〜DR4……ダイオード、 A1〜A4……アノード、 K1〜K2……カソード。

Claims

(57)【特許請求の範囲】

【請求項１】ドレイン（Ｄ）が第１の電源線（ＧND）に
接続され，ソース（Ｓ）が出力部（Out）に接続された
出力用トランジスタ（TO）と，前記出力用トランジスタ
（TO）のゲート（Ｇ）に接続された第１の出力駆動回路
（11A）とを具備し、前記第１の出力駆動回路（11A）は、ドレイン（D1）が
第１の電源（ＧND）に接続され，ソース（S1）が前記出
力用トランジスタ（TO）のゲート（Ｇ）に接続され，ゲ
ート（G1）が第１の入力部（in1）に接続された第１の
駆動トランジスタ（T1）と、ドレイン（D2）及びゲート（G2）が接続されて前記出力
用トランジスタ（TO）のゲート（Ｇ）に接続された第２
の駆動トランジスタ（T2）と、ドレイン（D3）が前記第２の駆動トランジスタ（T2）の
ソース（S2）に接続され，ソース（S3）が第２の電源
（ＶSS１）に接続され，ゲート（G3）が第２の入力部
（in2）に接続された第３の駆動トランジスタ（T3）か
ら成ることを特徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路において、前記出力用トランジスタ（TO）と並列に第１の動作保護
回路（12）が設けられ、前記第１の動作保護回路（12）は、カソード（K1）が第
１の電源（ＧND）に接続され，アノード（A1）が前記出
力用トランジスタ（TO）のソース（Ｓ）に接続された一
以上の第１のダイオード（DR1）から成ることを特徴と
する半導体集積回路。
【請求項３】請求項１記載の半導体集積回路において、前記出力用トランジスタ（TO）と第１の出力駆動回路
（11A）との間に、第１の出力レベル調整回路（13A）が
設けられ、前記第１の出力レベル調整回路（13A）は、ドレイン（D
4）及びゲート（G4）が接続されて前記出力用トランジ
スタ（TO）のゲート（Ｇ）に接続された第４の駆動トラ
ンジスタ（T4）と、ドレイン（D5）が前記第４の駆動トランジスタ（T4）の
ソース（S4）に接続され，ゲート（G5）及びソース（S
5）が接続されて第２の電源（ＶSS１）に接続された第
５の駆動トランジスタ（T5）と、アノード（A2）が第１の電源（ＧND）に接続され，カソ
ード（K2）が前記第５の駆動トランジスタ（T5）のドレ
イン（D5）に接続された第２のダイオード（DR2）から
成ることを特徴とする半導体集積回路。
【請求項４】請求項３記載の半導体集積回路において、前記第１の出力レベル調整回路（13A）に第２の動作保
護回路（14）が付加された第２の出力レベル調整回路
（13B）を具備し、前記第２の動作保護回路（14）は、アノード（A3）が前
記第２のダイオード（D2）のカソード（K2）に接続さ
れ，カソード（K3）が前記第５の駆動トランジスタ（T
5）のドレイン（D5）に接続された一以上の第３のダイ
オード（DR3）と、アノード（A4）が前記第４の駆動トランジスタ（T5）の
ソース（S4）に接続され，カソード（K4）が前記第５の
駆動トランジスタ（T5）のドレイン（D5）に接続された
一以上の第４のダイオード（DR4）から成ることを特徴
とする半導体集積回路。
【請求項５】請求項１記載の半導体集積回路において、前記出力用トランジスタ（TO）のゲート（Ｇ）と第２の
電源（ＶSS１）との間に、動作遅延回路（15）が設けら
れ、前記動作遅延回路（15）が容量素子（Ｃ）を含むことを
特徴とする半導体集積回路。
【請求項６】請求項１記載の半導体集積回路において、前記第１の出力駆動回路（11A）の第1,第２の入力部（i
n1,in2）に、駆動補助回路（16）を付加した第２の出力
駆動回路（11B）が設けられ、前記第２の出力駆動回路（11B）は、ドレイン（D6）が
第１の電源線（ＧND）に接続され，ソース（S6）が前記
出力用トランジスタ（TO）のゲート（Ｇ）に接続され，
ゲート（G6）が前記第１の出力駆動回路（11A）の第１
の入力部（in1）に接続された第６の駆動トランジスタ
（T6）と、ドレイン（D7）が第１の電源（ＧND）に接続され，ソー
ス（S7）及びゲート（G7）が接続されて前記第６の駆動
トランジスタ（T6）のゲート（G7）に接続された第７の
駆動トランジスタ（T7）と、ドレイン（D8）が前記第７の駆動トランジスタ（T7）の
ソース（S7）に接続され，ソース（S8）が第２の電源
（ＶSS１）に接続され，ゲート（G8）が前記第１の出力
駆動回路（11A）の第２の入力部（in2）に接続された第
８の駆動トランジスタ（T8）から成ることを特徴とする
半導体集積回路。
【請求項７】請求項1,2及び６記載の半導体集積回路に
おいて、前記出力用トランジスタ（TO），第2,第3,第４の駆動ト
ランジスタ（T2,T3,T4）及び前記第6,第８の駆動トラン
ジスタ（T6,T8）がエンハンスメント型のショットキー
障壁電界効果トランジスタから成り、前記第１の駆動トランジスタ（T1），第５の駆動トラン
ジスタ（T5）及び前記第７の駆動トランジスタ（T7）が
ディプレッション型のショットキー障壁電界効果トラン
ジスタから成ることを特徴とする半導体集積回路。